JPS6133490B2 - - Google Patents
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- Publication number
- JPS6133490B2 JPS6133490B2 JP55145467A JP14546780A JPS6133490B2 JP S6133490 B2 JPS6133490 B2 JP S6133490B2 JP 55145467 A JP55145467 A JP 55145467A JP 14546780 A JP14546780 A JP 14546780A JP S6133490 B2 JPS6133490 B2 JP S6133490B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signals
- circuit
- synchronization
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Digital Computer Display Output (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は同期保証方式に係り、特に光ケーブル
を用いてグラフイツク・デイスプレイ端末装置を
作動するシステム等において装置間の同期を保証
する同期保証方式に関する。
を用いてグラフイツク・デイスプレイ端末装置を
作動するシステム等において装置間の同期を保証
する同期保証方式に関する。
中央処理装置が通信制御処理装置を介してグラ
フイツク・デイスプレイ端末装置との間にてデー
タの授受を実行する場合、一般に通信制御処理装
置とグラフイツク・デイスプレイ端末装置との間
に変復調装置を二個設置して、この二個の変復調
装置間を通信回線にて接続する方式が用いられて
いる。このデータ転送方式を変復調装置と通信回
線との代りに、グラフイツク・ターミナルアダプ
タと光ケーブルをそれぞれ使用したデータ転送速
度の速いシステム（具体的に示すと通信回線使用
の場合9.600ボー、光ケーブル使用の場合76.700
ボーである）に於いて、グラフイツク・デイスプ
レイ端末装置からグラフイツク・ターミナルアダ
プタと光ケーブルとを介して送出される信号例え
ば、制御信号（通信制御処理装置とグラフイツ
ク・ターミナルアダプタとが信号授受状態である
ことを示す信号）が同期ずれを生じ誤り通知され
ると、通信不可能状態であるとみて通信を打切
る。また、タイミング信号に同期ずれを生じ信号
が一定時間変化をしないと同様に通信を打切り、
通信を閉鎖するという問題が生じる。
フイツク・デイスプレイ端末装置との間にてデー
タの授受を実行する場合、一般に通信制御処理装
置とグラフイツク・デイスプレイ端末装置との間
に変復調装置を二個設置して、この二個の変復調
装置間を通信回線にて接続する方式が用いられて
いる。このデータ転送方式を変復調装置と通信回
線との代りに、グラフイツク・ターミナルアダプ
タと光ケーブルをそれぞれ使用したデータ転送速
度の速いシステム（具体的に示すと通信回線使用
の場合9.600ボー、光ケーブル使用の場合76.700
ボーである）に於いて、グラフイツク・デイスプ
レイ端末装置からグラフイツク・ターミナルアダ
プタと光ケーブルとを介して送出される信号例え
ば、制御信号（通信制御処理装置とグラフイツ
ク・ターミナルアダプタとが信号授受状態である
ことを示す信号）が同期ずれを生じ誤り通知され
ると、通信不可能状態であるとみて通信を打切
る。また、タイミング信号に同期ずれを生じ信号
が一定時間変化をしないと同様に通信を打切り、
通信を閉鎖するという問題が生じる。
本発明は以上の問題に鑑みなされたものにし
て、同期ずれが発生してもインタフエース信号線
上には異常とならず即ちエラを発生せずに、通信
をする同期保証方式を提供することを目的とする
ものである。
て、同期ずれが発生してもインタフエース信号線
上には異常とならず即ちエラを発生せずに、通信
をする同期保証方式を提供することを目的とする
ものである。
そしてそのために本発明は、中央処理装置と端
末装置との間に位置し、少なくともデータ信号、
タイミング信号及び制御信号を含む並列信号を直
列信号に変換して伝送する送信装置及び受信装置
を有する伝送システムにおいて、前記送信装置は
前記並列信号の１伝送単位を前記直列信号に変換
するごとに同期用の同期パタンを付加し、前記受
信装置は前記同期パタンにより同期を検出した
後、前記直列信号から前記並列信号を復元し出力
するとともに、前記同期パタンにより非同期が検
出された場合には前記データ信号及び前記制御信
号は無通信状態を示す一定の極性に保持し、前記
タイミング信号を強制的に発生させて出力するこ
とを特徴とする。
末装置との間に位置し、少なくともデータ信号、
タイミング信号及び制御信号を含む並列信号を直
列信号に変換して伝送する送信装置及び受信装置
を有する伝送システムにおいて、前記送信装置は
前記並列信号の１伝送単位を前記直列信号に変換
するごとに同期用の同期パタンを付加し、前記受
信装置は前記同期パタンにより同期を検出した
後、前記直列信号から前記並列信号を復元し出力
するとともに、前記同期パタンにより非同期が検
出された場合には前記データ信号及び前記制御信
号は無通信状態を示す一定の極性に保持し、前記
タイミング信号を強制的に発生させて出力するこ
とを特徴とする。
本発明を実施するのに最も好適な具体的一実施
例を図を用いて詳細に説明する。第１図は本発明
の摘要されるシステムを示すブロツク図であり、
１は中央処理装置、２は通信制御処理装置、３−
１及び３−２はグラフイツク・ターミナルアダプ
タ、４は光ケーブル、５はグラフイツク・デイス
プレイ端末装置である。構成は図のように、中央
処理装置１と通信制御処理装置２とグラフイツ
ク・ターミナルアダプタ３−１（以後GRA1と記
す）と光ケーブル４とグラフイツク・ターミナル
アダプタ３−２（以後GRA2と記す）並びにグラ
フイツク・デイスプレイ端末装置５（以後GDT
と記す）が直線関係に結線されておりGRA1と通
信制御処理装置はCCiTTのV35インターフエース
（GRAと通信制御処理装置間の信号授受可能信号
の制御信号D0と、タイミング信号Ｄと、データ
信号Ｄ）で接続されている。通信制御処理装置２
は二個のGRA1とGRA2及び光ケーブル４を介し
てGDT５とデータの授受をしており、GRA2より
の信号が同期ずれを発生してもGRA1にてエラと
して検出せずにGRA1が無通信状態を保つ、即ち
光ケーブル上のデータ誤りが発生すると、GRA
はデータを送信するが、制御信号を「オン」に、
タイミング信号を一定時間毎に変化し、データ信
号を論理値“１”に保つて、無通信状態に見せか
ける。従つて、通信制御処理装置は、論理値
“１”のデータにスタートビツト／ストツプビツ
トが無いので無信号と処理をすると云うのが本発
明である。
例を図を用いて詳細に説明する。第１図は本発明
の摘要されるシステムを示すブロツク図であり、
１は中央処理装置、２は通信制御処理装置、３−
１及び３−２はグラフイツク・ターミナルアダプ
タ、４は光ケーブル、５はグラフイツク・デイス
プレイ端末装置である。構成は図のように、中央
処理装置１と通信制御処理装置２とグラフイツ
ク・ターミナルアダプタ３−１（以後GRA1と記
す）と光ケーブル４とグラフイツク・ターミナル
アダプタ３−２（以後GRA2と記す）並びにグラ
フイツク・デイスプレイ端末装置５（以後GDT
と記す）が直線関係に結線されておりGRA1と通
信制御処理装置はCCiTTのV35インターフエース
（GRAと通信制御処理装置間の信号授受可能信号
の制御信号D0と、タイミング信号Ｄと、データ
信号Ｄ）で接続されている。通信制御処理装置２
は二個のGRA1とGRA2及び光ケーブル４を介し
てGDT５とデータの授受をしており、GRA2より
の信号が同期ずれを発生してもGRA1にてエラと
して検出せずにGRA1が無通信状態を保つ、即ち
光ケーブル上のデータ誤りが発生すると、GRA
はデータを送信するが、制御信号を「オン」に、
タイミング信号を一定時間毎に変化し、データ信
号を論理値“１”に保つて、無通信状態に見せか
ける。従つて、通信制御処理装置は、論理値
“１”のデータにスタートビツト／ストツプビツ
トが無いので無信号と処理をすると云うのが本発
明である。
実施例の説明に先立つて、本システムに使用さ
れる信号の形態について述べる。第２図は信号形
態を示す信号図であり、信号は12ビツトより構成
されGRA2よりシリアルに送られる。図において
１ビツトないし４ビツトと６ビツトと８ビツトと
10ビツト並びに12ビツト目のそれぞれのF0ない
しF3とF4とF5とF6並びにF7は同期を確立する為
の信号として使用され、残る４ビツト即ち５ビツ
トと７ビツトと９ビツトと11ビツト目のそれぞれ
はD0，D1，D2，D3としてデータ用として用いら
れる。但しD3は使用しない。
れる信号の形態について述べる。第２図は信号形
態を示す信号図であり、信号は12ビツトより構成
されGRA2よりシリアルに送られる。図において
１ビツトないし４ビツトと６ビツトと８ビツトと
10ビツト並びに12ビツト目のそれぞれのF0ない
しF3とF4とF5とF6並びにF7は同期を確立する為
の信号として使用され、残る４ビツト即ち５ビツ
トと７ビツトと９ビツトと11ビツト目のそれぞれ
はD0，D1，D2，D3としてデータ用として用いら
れる。但しD3は使用しない。
第３図は本発明による実施例を示すブロツク図
であり、第１図と同一箇所は同一符号を用いる。
１０は非同期検出回路、１１ないし１８はインバ
ータ回路、１９ないし２３はナンド回路、２４は
アンド回路、２５はオア回路、２６は計数回路、
２７は送信データレジスタ、２８はシリアル／パ
ラレル変換回路である。図において、GRA2３−
２より送られてくるシリアル信号は、シリアル／
パラレル変換回路２８にてパラレル信号に変換さ
れて、第２図の信号の内で同期確立用のF0ない
しF7の信号は12ビツト受信完了後GRA1３−１の
非同期検出回路１０に入力される。但しF0ない
しF7の信号がそれぞれ“１、０、１、０、１、
０、１、０”、の時同期するとすれば、F1，F3，
F5，F7の信号はそれぞれインバータ回路１３，
１４，１５，１６を経て、他のF0，F2，F4，F6
の信号は直接アンド回路２４にそれぞれ入力され
る。アンド回路２４の出力は三分岐され、一分岐
はナンド回路１９ないし２１の一端にそれぞれ入
力され、二分岐目はインバータ回路１８に入力さ
れ、二分岐目はオア回路２５の一端に入力され
る。GRA1３−１と通信制御処理装置２はCCiTT
のV35インターフエースにより接続されているの
でD0をDR、D1をST、D2をデータとするDRA2３
−２より送られてくる第２図の信号D0ないしD2
はD1信号を除いてそれぞれインバータ回路１
１，１２を経てナンド回路１９，２１の他端子に
入力され、D1信号は直接ナンド回路２０の他端
子に入力される。ナンド回路１９，２１の出力は
直接送信データレジスタ２７に入力される。ナン
ド回路２０の出力はナンド回路２２を経て送信デ
ータレジスタ２７に入力される。送信データレジ
スタ２７の出力は通信制御処理装置２に入力され
る。前記非同期検出回路の二分岐目の入力された
インバータ回路１８の出力は更に二分岐され、一
分岐は計数回路２６に入力され、他分妓はナンド
回路２３を経てナンド回路２２の一端に入力され
る。このナンド回路２３の他端には送信データレ
ジスタ２７の出力の中のD1信号に対応する出力
がインバータ回路１７を経て入力される。前記せ
る非同期検出回路１０の出力の三分岐目の入力さ
れたオア回路２５の他端子に計数回路２６の出力
が入力され、オア回路２５の出力が送信データレ
ジスタ２７に入力される。このオア回路２５の出
力は、“１”なる時、送信データレジスタ２７に
データをセツトし、オア回路２５の出力が“０”
である時、送信データレジスタ２７の状態を前の
状態に保ちつづけさせる送信データレジスタ２７
の制御信号である。以上説明のように回路が構成
されている。同期のとれた信号即ちF0ないしF7
がそれぞれ“１、０、１、０、１、０、１、０”
である信号が非同期検出回路１０に入力される普
通状態について第３図と第４図を用いて説明す
る。同期した信号がGRA1３−１の非同期検出回
路１０に入力されるとアンド回路２４は“１”を
出力する。一方D0ないしD2の信号はそれぞれ第
４図のO1に示す波形で入力される。このO1は第
３図に示すＯの所に於ける波形を示すものであ
り、他のP1ないしR1も同様である。例えばD1信
号の第３図Ｑの所の波形について説明すると、ナ
ンド回路２０の一端入力O1即ちP1なる波形が入
力されると、ナンド回路２０の他端子には前記ア
ンド回路２４の“１”が入力され、ナンド回路２
０の出力は第４図D1信号のQ1のように信号が逆
転される。即ち同期された信号の場合ナンド回路
にて信号は逆転することとなる。従つてD0とD2
信号はそれぞれインバータ回路１１と１２、更に
ナンド回路１９と２１とにて二度逆転し、結局
D0とD2信号は原形波形のまゝ送信レジスタ２７
に至る。一方同期した信号“１”はインバータ１
８にて逆転し“０”がナンド回路２３の一入力端
子に入力され、他端子入力に関係なくナンド回路
２３は“１”を出力し、ナンド回路２２に入力す
る。従つて前記せるごとくナンド回路２２で信号
Q1が逆転しR1信号となりD1信号も原形波形の
まゝ送信レジスタ２７に至る。同期した信号は更
にオア回路２５に“１”として入力され他端子の
入力に関係なくオア回路２５は“１”を出力し送
信データレジスタ２７に入力され、前記せるごと
くそれぞれのD0ないしD2信号を送信データレジ
スタ２７にセツトし、その信号を通信制御処理装
置２に送出する。この状態が同期された通常状態
である。
であり、第１図と同一箇所は同一符号を用いる。
１０は非同期検出回路、１１ないし１８はインバ
ータ回路、１９ないし２３はナンド回路、２４は
アンド回路、２５はオア回路、２６は計数回路、
２７は送信データレジスタ、２８はシリアル／パ
ラレル変換回路である。図において、GRA2３−
２より送られてくるシリアル信号は、シリアル／
パラレル変換回路２８にてパラレル信号に変換さ
れて、第２図の信号の内で同期確立用のF0ない
しF7の信号は12ビツト受信完了後GRA1３−１の
非同期検出回路１０に入力される。但しF0ない
しF7の信号がそれぞれ“１、０、１、０、１、
０、１、０”、の時同期するとすれば、F1，F3，
F5，F7の信号はそれぞれインバータ回路１３，
１４，１５，１６を経て、他のF0，F2，F4，F6
の信号は直接アンド回路２４にそれぞれ入力され
る。アンド回路２４の出力は三分岐され、一分岐
はナンド回路１９ないし２１の一端にそれぞれ入
力され、二分岐目はインバータ回路１８に入力さ
れ、二分岐目はオア回路２５の一端に入力され
る。GRA1３−１と通信制御処理装置２はCCiTT
のV35インターフエースにより接続されているの
でD0をDR、D1をST、D2をデータとするDRA2３
−２より送られてくる第２図の信号D0ないしD2
はD1信号を除いてそれぞれインバータ回路１
１，１２を経てナンド回路１９，２１の他端子に
入力され、D1信号は直接ナンド回路２０の他端
子に入力される。ナンド回路１９，２１の出力は
直接送信データレジスタ２７に入力される。ナン
ド回路２０の出力はナンド回路２２を経て送信デ
ータレジスタ２７に入力される。送信データレジ
スタ２７の出力は通信制御処理装置２に入力され
る。前記非同期検出回路の二分岐目の入力された
インバータ回路１８の出力は更に二分岐され、一
分岐は計数回路２６に入力され、他分妓はナンド
回路２３を経てナンド回路２２の一端に入力され
る。このナンド回路２３の他端には送信データレ
ジスタ２７の出力の中のD1信号に対応する出力
がインバータ回路１７を経て入力される。前記せ
る非同期検出回路１０の出力の三分岐目の入力さ
れたオア回路２５の他端子に計数回路２６の出力
が入力され、オア回路２５の出力が送信データレ
ジスタ２７に入力される。このオア回路２５の出
力は、“１”なる時、送信データレジスタ２７に
データをセツトし、オア回路２５の出力が“０”
である時、送信データレジスタ２７の状態を前の
状態に保ちつづけさせる送信データレジスタ２７
の制御信号である。以上説明のように回路が構成
されている。同期のとれた信号即ちF0ないしF7
がそれぞれ“１、０、１、０、１、０、１、０”
である信号が非同期検出回路１０に入力される普
通状態について第３図と第４図を用いて説明す
る。同期した信号がGRA1３−１の非同期検出回
路１０に入力されるとアンド回路２４は“１”を
出力する。一方D0ないしD2の信号はそれぞれ第
４図のO1に示す波形で入力される。このO1は第
３図に示すＯの所に於ける波形を示すものであ
り、他のP1ないしR1も同様である。例えばD1信
号の第３図Ｑの所の波形について説明すると、ナ
ンド回路２０の一端入力O1即ちP1なる波形が入
力されると、ナンド回路２０の他端子には前記ア
ンド回路２４の“１”が入力され、ナンド回路２
０の出力は第４図D1信号のQ1のように信号が逆
転される。即ち同期された信号の場合ナンド回路
にて信号は逆転することとなる。従つてD0とD2
信号はそれぞれインバータ回路１１と１２、更に
ナンド回路１９と２１とにて二度逆転し、結局
D0とD2信号は原形波形のまゝ送信レジスタ２７
に至る。一方同期した信号“１”はインバータ１
８にて逆転し“０”がナンド回路２３の一入力端
子に入力され、他端子入力に関係なくナンド回路
２３は“１”を出力し、ナンド回路２２に入力す
る。従つて前記せるごとくナンド回路２２で信号
Q1が逆転しR1信号となりD1信号も原形波形の
まゝ送信レジスタ２７に至る。同期した信号は更
にオア回路２５に“１”として入力され他端子の
入力に関係なくオア回路２５は“１”を出力し送
信データレジスタ２７に入力され、前記せるごと
くそれぞれのD0ないしD2信号を送信データレジ
スタ２７にセツトし、その信号を通信制御処理装
置２に送出する。この状態が同期された通常状態
である。
次に非同期の場合について下記に説明する。同
期ずれを生じた信号が非同期検出回路１０に入力
されると、アンド回路２４の出力は“０”とな
り、ナンド回路１９ないし２１の一端にそれぞれ
入力され、他端の入力状態にかかわらず第３図の
Ｑの所の信号Q1はそれぞれ第５図Q1に示すよう
に“１”となる。前同期した信号と同様にD0，
D2信号は“１”として送信データレジスタ２７
に至る。アンド回路２４の出力“０”はインバー
タ回路１８により“１”となりナンド回路２３の
一端に入力される。従つてナンド回路２３の出力
は他端子入力が逆転されたものとなる。送信デー
タレジスタ２７のD1に対応する既設された例え
ば第５図のD1信号S1がインバータ１７とナンド
回路２３で二度逆転しD1信号のS1波形のままナ
ンド回路２２（他端子Q1“１”）に入力され逆転
し第５図のD1信号のR1となり送信データレジス
タ２７に至る。従つて送信データレジスタ２７に
第５図R1信号がそれぞれ待期していることとな
る。一方アンド回路２４の出力“０”はインバー
タ回路１８により“１”となつて計数回路２６に
入力される。計数回路２６は“１”を受信し所要
時間経過後“１”を出力しオア回路２５を通り送
信データレジスタ２７に“１”を入力する。前記
せる待期状態にある第５図R1信号が送信データ
レジスタ２７にセツトされ、通信制御処理装置２
に送出されることとなる。第４図と第５図のそれ
ぞれR1信号のようにD0信号は共に“１”、D1信号
は共に“０”、“１”を一定周期に出力するので回
線閉塞が防がれる。データとなるD2信号のR2は
“１”に固定されているので通信制御装置２は非
同期の際同一データが送信されている状態とな
り、同期ずれとせずに無通信状態である。なお
こゝに用いたD0信号は通信制御処理装置とGRA1
との信号授受可能を示す信号で“１”であり、
D1信号は“０”と“１”が繰返される信号であ
り、D2信号がデータ用信号である。第６図は通
信制御処理装置がデータを受信するタイミング図
であり、図の点線即ちD1信号の立下りでデータ
を受信することとなる。
期ずれを生じた信号が非同期検出回路１０に入力
されると、アンド回路２４の出力は“０”とな
り、ナンド回路１９ないし２１の一端にそれぞれ
入力され、他端の入力状態にかかわらず第３図の
Ｑの所の信号Q1はそれぞれ第５図Q1に示すよう
に“１”となる。前同期した信号と同様にD0，
D2信号は“１”として送信データレジスタ２７
に至る。アンド回路２４の出力“０”はインバー
タ回路１８により“１”となりナンド回路２３の
一端に入力される。従つてナンド回路２３の出力
は他端子入力が逆転されたものとなる。送信デー
タレジスタ２７のD1に対応する既設された例え
ば第５図のD1信号S1がインバータ１７とナンド
回路２３で二度逆転しD1信号のS1波形のままナ
ンド回路２２（他端子Q1“１”）に入力され逆転
し第５図のD1信号のR1となり送信データレジス
タ２７に至る。従つて送信データレジスタ２７に
第５図R1信号がそれぞれ待期していることとな
る。一方アンド回路２４の出力“０”はインバー
タ回路１８により“１”となつて計数回路２６に
入力される。計数回路２６は“１”を受信し所要
時間経過後“１”を出力しオア回路２５を通り送
信データレジスタ２７に“１”を入力する。前記
せる待期状態にある第５図R1信号が送信データ
レジスタ２７にセツトされ、通信制御処理装置２
に送出されることとなる。第４図と第５図のそれ
ぞれR1信号のようにD0信号は共に“１”、D1信号
は共に“０”、“１”を一定周期に出力するので回
線閉塞が防がれる。データとなるD2信号のR2は
“１”に固定されているので通信制御装置２は非
同期の際同一データが送信されている状態とな
り、同期ずれとせずに無通信状態である。なお
こゝに用いたD0信号は通信制御処理装置とGRA1
との信号授受可能を示す信号で“１”であり、
D1信号は“０”と“１”が繰返される信号であ
り、D2信号がデータ用信号である。第６図は通
信制御処理装置がデータを受信するタイミング図
であり、図の点線即ちD1信号の立下りでデータ
を受信することとなる。
以上の説明より明らかなように本発明によれ
ば、同期ずれが発生してもインタフエース信号線
上に異常を示さず通信の出来る同期保証方式とな
り、光ケーブル使用の通信制御等においてきわめ
て利点の多いものとなる。
ば、同期ずれが発生してもインタフエース信号線
上に異常を示さず通信の出来る同期保証方式とな
り、光ケーブル使用の通信制御等においてきわめ
て利点の多いものとなる。
第１図は本発明の摘要されるシステムブロツク
図を、第２図は信号形態を示す模式図を、第３図
は本発明による実施例のブロツク図を、第４図、
第５図は本発明の同期、非同期の場合における信
号状態図を、第６図は通信制御処理装置の受信タ
イミング図を示す。 図において、１は中央処理装置、２は通信制御
処理装置、３−１及び３−２はグラフイツク・タ
ーミナルアダプタ、４は光ケーブル、５はグラフ
イツク・デイスプレイ端末装置、１０は非同期検
出回路である。
図を、第２図は信号形態を示す模式図を、第３図
は本発明による実施例のブロツク図を、第４図、
第５図は本発明の同期、非同期の場合における信
号状態図を、第６図は通信制御処理装置の受信タ
イミング図を示す。 図において、１は中央処理装置、２は通信制御
処理装置、３−１及び３−２はグラフイツク・タ
ーミナルアダプタ、４は光ケーブル、５はグラフ
イツク・デイスプレイ端末装置、１０は非同期検
出回路である。
Claims (1)
- １ 中央処理装置と端末装置との間に位置し、少
なくともデータ信号、タイミング信号及び制御信
号を含む並列信号を直列信号に変換して伝送する
送信装置及び受信装置を有する伝送システムにお
いて、前記送信装置は前記並列信号の１伝送単位
を前記直列信号に変換するごとに同期用の同期パ
タンを付加し、前記受信装置は前記同期パタンに
より同期を検出した後前記直列信号から前記並列
信号を復元し出力するとともに、前記同期パタン
により非同期が検出された場合には前記データ信
号及び前記制御信号は無通信状態を示す一定の極
性に保持し、前記タイミング信号を強制的に発生
させて出力することを特徴とする同期保証方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55145467A JPS5769441A (en) | 1980-10-17 | 1980-10-17 | Synchronism securing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55145467A JPS5769441A (en) | 1980-10-17 | 1980-10-17 | Synchronism securing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769441A JPS5769441A (en) | 1982-04-28 |
| JPS6133490B2 true JPS6133490B2 (ja) | 1986-08-02 |
Family
ID=15385907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55145467A Granted JPS5769441A (en) | 1980-10-17 | 1980-10-17 | Synchronism securing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5769441A (ja) |
-
1980
- 1980-10-17 JP JP55145467A patent/JPS5769441A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769441A (en) | 1982-04-28 |
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