JPS6135629B2 - - Google Patents
Info
- Publication number
- JPS6135629B2 JPS6135629B2 JP55058488A JP5848880A JPS6135629B2 JP S6135629 B2 JPS6135629 B2 JP S6135629B2 JP 55058488 A JP55058488 A JP 55058488A JP 5848880 A JP5848880 A JP 5848880A JP S6135629 B2 JPS6135629 B2 JP S6135629B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clear
- timing
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置、さらに詳しくいえ
ば、それ自体にクリア機能を備えた半導体記憶装
置に関する。
ば、それ自体にクリア機能を備えた半導体記憶装
置に関する。
従来の半導体記憶装置、例えば１トランジス
タ／セル型のダイナミツクMOS・RAMを第１図
に示す。この半導体記憶装置は、記憶セル１０，
１１，１２……，センスアンプ２０，２１……，
プリチヤージ用ゲート３０，３１……，プリチヤ
ージ回路４０，４１……，Ｘデコーダ５０，５
１，Ｙデコーダ６０，６１，データアンプ７０、
データゲート８０，８１……および図示されてい
ないダミーセル、タイミング回路などから構成さ
れる。このような半導体記憶装置においては、そ
の内容をクリアする場合、全セルへの書込みによ
ることが一般的であつた。したがつて、特に電源
投入直後の各セルの情報は全くランダムであるこ
とが普通であり、記憶装置にアクセスがくる以前
に全セルにイニシヤルクリアといわれる書込動作
を行なつて、全セルのデータを一定の値にそろえ
ておく必要があつた。このため、余分のハードウ
エアや余分の制御を要していた。
タ／セル型のダイナミツクMOS・RAMを第１図
に示す。この半導体記憶装置は、記憶セル１０，
１１，１２……，センスアンプ２０，２１……，
プリチヤージ用ゲート３０，３１……，プリチヤ
ージ回路４０，４１……，Ｘデコーダ５０，５
１，Ｙデコーダ６０，６１，データアンプ７０、
データゲート８０，８１……および図示されてい
ないダミーセル、タイミング回路などから構成さ
れる。このような半導体記憶装置においては、そ
の内容をクリアする場合、全セルへの書込みによ
ることが一般的であつた。したがつて、特に電源
投入直後の各セルの情報は全くランダムであるこ
とが普通であり、記憶装置にアクセスがくる以前
に全セルにイニシヤルクリアといわれる書込動作
を行なつて、全セルのデータを一定の値にそろえ
ておく必要があつた。このため、余分のハードウ
エアや余分の制御を要していた。
また、従来の記憶装置では、診断のために特定
の番地にデータを書込んだ後に読出しを行なつ
て、期待値と読出情報とを比較してその結果によ
り障害個所を検知することが行なわれていた。し
かし、書込系回路に障害があつて書込みができな
いような場合はイニシヤルクリアも当然に行なえ
ないので、このような診断方法を採つてもその結
果は無意味なものとなつてしまう。
の番地にデータを書込んだ後に読出しを行なつ
て、期待値と読出情報とを比較してその結果によ
り障害個所を検知することが行なわれていた。し
かし、書込系回路に障害があつて書込みができな
いような場合はイニシヤルクリアも当然に行なえ
ないので、このような診断方法を採つてもその結
果は無意味なものとなつてしまう。
本発明の目的は、これらの欠点を除去した改良
された半導体記憶装置を提供することにある。
された半導体記憶装置を提供することにある。
前記目的を達成するために本発明による半導体
記憶装置は任意の番地の記憶セルに書込みおよび
読出しが可能であつて、リフレツシユ機能を有す
る半導体記憶装置において、クリア端子からのク
リア信号を同期化する同期化回路と、前記同期化
回路出力によりプリチヤージ用ゲートの出力レベ
ルを制御するプリチヤージ制御回路と、前記同期
化出力によりクリアタイミングを作成するクリア
タイミング回路と、前記タイミング回路のタイミ
ングで動作するカウンタと、前記カウンタ出力と
アドレス回路からのアドレスのいずれかが選択可
能になつており、前記同期化回路出力により前記
カウンタ出力を選択してＸデコーダに入力するセ
レクタとからなるクリア回路を設け、Ｙ制御線の
電位を同時に制御することにより記憶装置の内容
をクリアするように構成されている。
記憶装置は任意の番地の記憶セルに書込みおよび
読出しが可能であつて、リフレツシユ機能を有す
る半導体記憶装置において、クリア端子からのク
リア信号を同期化する同期化回路と、前記同期化
回路出力によりプリチヤージ用ゲートの出力レベ
ルを制御するプリチヤージ制御回路と、前記同期
化出力によりクリアタイミングを作成するクリア
タイミング回路と、前記タイミング回路のタイミ
ングで動作するカウンタと、前記カウンタ出力と
アドレス回路からのアドレスのいずれかが選択可
能になつており、前記同期化回路出力により前記
カウンタ出力を選択してＸデコーダに入力するセ
レクタとからなるクリア回路を設け、Ｙ制御線の
電位を同時に制御することにより記憶装置の内容
をクリアするように構成されている。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第２図は、本発明にかかる半導体記憶装置の参
考例を示す回路図である。この半導体記憶装置
は、第１図に示す従来の半導体記憶装置にクリア
端子１とクリア回路２とを付加し、さらにＹデコ
ーダ６０，６１およびデータアンプ７０の代わり
にＹデコーダ１６０，１６１およびデータアンプ
１７０を備えたものである。
考例を示す回路図である。この半導体記憶装置
は、第１図に示す従来の半導体記憶装置にクリア
端子１とクリア回路２とを付加し、さらにＹデコ
ーダ６０，６１およびデータアンプ７０の代わり
にＹデコーダ１６０，１６１およびデータアンプ
１７０を備えたものである。
第２図の半導体記憶装置においては、クリア端
子１にクリア信号が外部から加えられると、クリ
ア回路２によりＹデコーダ１６０，１６１および
データアンプ１７０にクリアイネーブル信号が送
られるように構成されている。
子１にクリア信号が外部から加えられると、クリ
ア回路２によりＹデコーダ１６０，１６１および
データアンプ１７０にクリアイネーブル信号が送
られるように構成されている。
Ｙデコーダ１６０，１６１は、通常の書込動作
時には従来の記憶装置と同様に、選択されたデー
タゲート対、例えばデータゲート８０，８１のみ
を所定の時間だけオンとするように制御されて動
作する。一方、クリア回路２からクリアイネーブ
ル信号が送られたときには、外部からの読出、書
込、リフレツシユなどの指令にかかわらず、Ｙデ
コーダ１６０，１６１は全てのデータゲート対を
所定の時間だけオンとするように制御されて動作
する。このようなデコーダは公知の制御端子付の
デコーダと同様な構成で実現できる。第１図の従
来の半導体記憶装置ではＹデコーダ６１，６１は
図示されていないタイミング回路によつてデータ
ゲートのオン時間につき制御され、この点につい
ては第２図の半導体記憶装置でも同様ではある
が、本発明の記憶装置においては、クリア回路２
で付勢されるときは外部からの動作指令と無関係
にデータゲートのオンタイミングにつきＹデコー
ダ１６０，１６１がタイミング回路で制御される
点が異なつている。
時には従来の記憶装置と同様に、選択されたデー
タゲート対、例えばデータゲート８０，８１のみ
を所定の時間だけオンとするように制御されて動
作する。一方、クリア回路２からクリアイネーブ
ル信号が送られたときには、外部からの読出、書
込、リフレツシユなどの指令にかかわらず、Ｙデ
コーダ１６０，１６１は全てのデータゲート対を
所定の時間だけオンとするように制御されて動作
する。このようなデコーダは公知の制御端子付の
デコーダと同様な構成で実現できる。第１図の従
来の半導体記憶装置ではＹデコーダ６１，６１は
図示されていないタイミング回路によつてデータ
ゲートのオン時間につき制御され、この点につい
ては第２図の半導体記憶装置でも同様ではある
が、本発明の記憶装置においては、クリア回路２
で付勢されるときは外部からの動作指令と無関係
にデータゲートのオンタイミングにつきＹデコー
ダ１６０，１６１がタイミング回路で制御される
点が異なつている。
次にデータアンプ１７０については、通常の書
込動作時には、外部からのデータに応じてデータ
線２１０，２１１のうちの一方が高電位で他方が
低電位とされるのに対し、クリア回路２で付勢さ
れたときは、外部からのデータとは無関係にデー
タ線２１０，２１１が予じめ定められた状態、例
えばデータ線２１０が高電位でデータ線２１１が
低電位に維持されるように構成される。
込動作時には、外部からのデータに応じてデータ
線２１０，２１１のうちの一方が高電位で他方が
低電位とされるのに対し、クリア回路２で付勢さ
れたときは、外部からのデータとは無関係にデー
タ線２１０，２１１が予じめ定められた状態、例
えばデータ線２１０が高電位でデータ線２１１が
低電位に維持されるように構成される。
外部からのリフレツシユ動作が指令された場合
には、Ｘデコーダ５０，５１でＸアドレスがデコ
ードされ、例えばＸ線３１０が付勢される。そし
て、Ｘ線３１０に接続されたセル１０，１２……
など全てのセルの内容が読出され、各々のデータ
はセンスアンプ２０，２１……などで増幅されて
読出されたものと同じデータが各セルに再書込み
される。このようなリフレツシユ動作について
は、この半導体記憶装置も従来のものと変わりが
ない。しかし、この記憶装置においては、クリア
端子１にクリア信号が与えられたときには、全て
のデータゲートがオンになり、さらに上記のよう
にデータ線２１０が高電位に維持されているとす
ると、セル１０，１２……などに蓄えられていた
データとは無関係にＸライン３１０に接続する全
てのセルに“１”（電荷の多い方を“１”とする
場合）が再書込みされる。したがつて、クリア端
子にクリア信号を与えた状態で全てのリフレツシ
ユアドレス（Ｘアドレス）についてリフレツシユ
動作をした後には、センスアンプの左側（データ
線が高電位側）に位置する全てのセルは“１”
に、またセンスアンプの右側（データ線が低電位
側）に位置する全てのセルは“０”にクリアされ
る。なお、セルの“１”“０”はセルに蓄積され
る電荷の多少の意である。データアンプ１７０
は、クリア動作時には複数のセルに同時に書込み
がされるので、重い負荷を駆動できるように構成
される。
には、Ｘデコーダ５０，５１でＸアドレスがデコ
ードされ、例えばＸ線３１０が付勢される。そし
て、Ｘ線３１０に接続されたセル１０，１２……
など全てのセルの内容が読出され、各々のデータ
はセンスアンプ２０，２１……などで増幅されて
読出されたものと同じデータが各セルに再書込み
される。このようなリフレツシユ動作について
は、この半導体記憶装置も従来のものと変わりが
ない。しかし、この記憶装置においては、クリア
端子１にクリア信号が与えられたときには、全て
のデータゲートがオンになり、さらに上記のよう
にデータ線２１０が高電位に維持されているとす
ると、セル１０，１２……などに蓄えられていた
データとは無関係にＸライン３１０に接続する全
てのセルに“１”（電荷の多い方を“１”とする
場合）が再書込みされる。したがつて、クリア端
子にクリア信号を与えた状態で全てのリフレツシ
ユアドレス（Ｘアドレス）についてリフレツシユ
動作をした後には、センスアンプの左側（データ
線が高電位側）に位置する全てのセルは“１”
に、またセンスアンプの右側（データ線が低電位
側）に位置する全てのセルは“０”にクリアされ
る。なお、セルの“１”“０”はセルに蓄積され
る電荷の多少の意である。データアンプ１７０
は、クリア動作時には複数のセルに同時に書込み
がされるので、重い負荷を駆動できるように構成
される。
なお、データアンプ１７０がクリア回路２から
信号を受けないような構成にして、クリア動作時
に記憶装置に書込動作を指令するようにして、外
部より所望の“１”または“０”の書込データを
与えて全てのＸアドレスについて走査することに
よつてもクリアを行なうことができる。これは、
すなわち、通常の書込動作時にはただ一対のデー
タゲートをオンするのに対し、クリア時には全て
のデータゲート対をオンとし選択されたＸライン
に接続する全てのセルに同時に同一のデータを書
込むということである。
信号を受けないような構成にして、クリア動作時
に記憶装置に書込動作を指令するようにして、外
部より所望の“１”または“０”の書込データを
与えて全てのＸアドレスについて走査することに
よつてもクリアを行なうことができる。これは、
すなわち、通常の書込動作時にはただ一対のデー
タゲートをオンするのに対し、クリア時には全て
のデータゲート対をオンとし選択されたＸライン
に接続する全てのセルに同時に同一のデータを書
込むということである。
また、クリア時のＸアドレスおよび起動タイミ
ングは、必ずしも記憶装置の外部より与えられる
必要はなく、その両方または一方を記憶装置の内
部で発生するように構成してもよい。
ングは、必ずしも記憶装置の外部より与えられる
必要はなく、その両方または一方を記憶装置の内
部で発生するように構成してもよい。
次に、第３図により本発明の実施例を説明す
る。本実施例において、クリア回路３は、クリア
端子１からのクリア信号を受け内部発振器５から
のクロツクでクリア信号を同期化する同期化回路
４、同期化回路４と内部発振器５の制御によりク
リアに必要なタイミングを発生するクリアタイミ
ング回路８、クリアタイミング回路８からのタイ
ミングで動作するカウンタ７、同期化回路４から
の信号により図示されていないアドレス回路から
の信号とカウンタ７からの信号とを二者択一的に
選択するセレクタ９、プリチヤージ制御回路６、
とを含んでいる。
る。本実施例において、クリア回路３は、クリア
端子１からのクリア信号を受け内部発振器５から
のクロツクでクリア信号を同期化する同期化回路
４、同期化回路４と内部発振器５の制御によりク
リアに必要なタイミングを発生するクリアタイミ
ング回路８、クリアタイミング回路８からのタイ
ミングで動作するカウンタ７、同期化回路４から
の信号により図示されていないアドレス回路から
の信号とカウンタ７からの信号とを二者択一的に
選択するセレクタ９、プリチヤージ制御回路６、
とを含んでいる。
プリチヤージ制御回路６は、例えば第４図に示
すような回路構成とすることができる。この回路
は、第３図の同期化回路４に接続する端子T0、
制御線４１０に接続する端子T1、および制御線
４１１に接続する端子T2を備え、MOST―Q0、
抵抗用MOST―R1，R2から構成される。端子T0
が付勢されないときはMOST―Q0はオフである
ので、端子T1とT2は同じ電位となり、これに接
続する第３図の制御線４１０と４１１は同じ電位
にある。クリア端子１にクリア信号が与えられて
端子T0が付勢されると、MOST―Q0がオンにな
るので端子T2の電位は端子T1の電位よりも下が
り、したがつて、制御線４１１の電位の方が制御
線４１０のそれよりも低くなる。
すような回路構成とすることができる。この回路
は、第３図の同期化回路４に接続する端子T0、
制御線４１０に接続する端子T1、および制御線
４１１に接続する端子T2を備え、MOST―Q0、
抵抗用MOST―R1，R2から構成される。端子T0
が付勢されないときはMOST―Q0はオフである
ので、端子T1とT2は同じ電位となり、これに接
続する第３図の制御線４１０と４１１は同じ電位
にある。クリア端子１にクリア信号が与えられて
端子T0が付勢されると、MOST―Q0がオンにな
るので端子T2の電位は端子T1の電位よりも下が
り、したがつて、制御線４１１の電位の方が制御
線４１０のそれよりも低くなる。
第３図の半導体記憶装置において、クリア端子
１にクリア信号が与えられてクリア動作が開始す
ると、プリチヤージ制御回路６は制御線４１０と
４１１に電位の不平衡を生じ、セレクタ９はカウ
ンタ７側の信号を選択し、クリアタイミング回路
８は所定の周期で図示されていないタイミング回
路にリフレツシユ動作の要求信号を送るとともに
カウンタ７を所定のタイミングでカウントアツブ
する。この結果、Ｘデコーダ５０，５１で選択さ
れた、例えばＸ線４１０に接続するセル１０，１
２などの全てのセルがリフレツシユされるのであ
るが、制御線４１１よりも制御線４１０の方が電
位が高くなつているので、Ｙ線５１０，５１１の
プリチヤージ電位はＹ線５１０の方が高い不平衡
状態となり、セル１０，１２……などの記憶内容
にかかわらず、センスアンプ２０，２１……など
で増幅された結果は常に“１”となつてセルにフ
イードバツクされ、再書込時にはＸ線３１０の全
てのセルには“１”が書込まれる。このようにし
て、全てのＸ線の走査が終れば、全てのセルがク
リアされる。
１にクリア信号が与えられてクリア動作が開始す
ると、プリチヤージ制御回路６は制御線４１０と
４１１に電位の不平衡を生じ、セレクタ９はカウ
ンタ７側の信号を選択し、クリアタイミング回路
８は所定の周期で図示されていないタイミング回
路にリフレツシユ動作の要求信号を送るとともに
カウンタ７を所定のタイミングでカウントアツブ
する。この結果、Ｘデコーダ５０，５１で選択さ
れた、例えばＸ線４１０に接続するセル１０，１
２などの全てのセルがリフレツシユされるのであ
るが、制御線４１１よりも制御線４１０の方が電
位が高くなつているので、Ｙ線５１０，５１１の
プリチヤージ電位はＹ線５１０の方が高い不平衡
状態となり、セル１０，１２……などの記憶内容
にかかわらず、センスアンプ２０，２１……など
で増幅された結果は常に“１”となつてセルにフ
イードバツクされ、再書込時にはＸ線３１０の全
てのセルには“１”が書込まれる。このようにし
て、全てのＸ線の走査が終れば、全てのセルがク
リアされる。
なお、制御線４１０と４１１の電位の高低は外
部から制御することもでき、例えば、記憶装置の
書込データ端子に与えるデータでプリチヤージ回
路を制御するようにしてもよい。
部から制御することもでき、例えば、記憶装置の
書込データ端子に与えるデータでプリチヤージ回
路を制御するようにしてもよい。
また、クリア時のＸアドレスおよび起動タイミ
ングは必ずしも内部で発生するように構成する必
要はなく、その両方または一方を外部から与える
ようにすることもできる。
ングは必ずしも内部で発生するように構成する必
要はなく、その両方または一方を外部から与える
ようにすることもできる。
以上説明したように、本発明による半導体記憶
装置は、それ自体にクリア回路を備えているの
で、クリアのための余分のハードウエアや制御を
必要とすることなくクリアを達成することがき
る。
装置は、それ自体にクリア回路を備えているの
で、クリアのための余分のハードウエアや制御を
必要とすることなくクリアを達成することがき
る。
また、書込系回路に障害がある場合でも、各セ
ルは装置のもつクリア回路によりクリアされてい
るので、読出情報が既知の値に固定される結果か
ら、書込系回路の障害を検知することもできる。
ルは装置のもつクリア回路によりクリアされてい
るので、読出情報が既知の値に固定される結果か
ら、書込系回路の障害を検知することもできる。
第１図は従来の半導体記憶装置の回路図、第２
図は本発明の参考例を示す回路図、第３図は本発
明の実施例を示す回路図、第４図は第３図の実施
例におけるプリチヤージ制御回路の一例を示す回
路図である。 １……クリア端子、２，３……クリア回路、４
……同期化回路、５……内部発振器、６……プリ
チヤージ制御回路、７……カウンタ、８……クリ
アタイミング回路、９……セレクタ、１０，１
１，１２……記憶セル。
図は本発明の参考例を示す回路図、第３図は本発
明の実施例を示す回路図、第４図は第３図の実施
例におけるプリチヤージ制御回路の一例を示す回
路図である。 １……クリア端子、２，３……クリア回路、４
……同期化回路、５……内部発振器、６……プリ
チヤージ制御回路、７……カウンタ、８……クリ
アタイミング回路、９……セレクタ、１０，１
１，１２……記憶セル。
Claims (1)
- １ 任意の番地の記憶セルに書込みおよび読出し
が可能であつて、リフレツシユ機能を有する半導
体記憶装置において、クリア端子からのクリア信
号を同期化する同期化回路と、前記同期化回路出
力によりプリチヤージ用ゲートの出力レベルを制
御するプリチヤージ制御回路と、前記同期化回路
出力によりクリアタイミングを作成するクリアタ
イミング回路と、前記タイミング回路のタイミン
グで動作するカウンタと、前記カウンタ出力とア
ドレス回路からのアドレスのいずれかが選択可能
になつており、前記同期化回路出力により前記カ
ウンタ出力を選択してＸデコーダに入力するセレ
クタとからなるクリア回路を設け、Ｙ制御線の電
位を同時に制御することにより記憶装置の内容を
クリアするように構成したことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5848880A JPS56156986A (en) | 1980-04-30 | 1980-04-30 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5848880A JPS56156986A (en) | 1980-04-30 | 1980-04-30 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56156986A JPS56156986A (en) | 1981-12-03 |
| JPS6135629B2 true JPS6135629B2 (ja) | 1986-08-14 |
Family
ID=13085809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5848880A Granted JPS56156986A (en) | 1980-04-30 | 1980-04-30 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56156986A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958690A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | Ｉｃメモリ |
| JPS63149899A (ja) * | 1986-12-15 | 1988-06-22 | Toshiba Corp | 半導体メモリ |
| JPH0770212B2 (ja) * | 1988-07-19 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105031A (ja) * | 1974-01-23 | 1975-08-19 |
-
1980
- 1980-04-30 JP JP5848880A patent/JPS56156986A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56156986A (en) | 1981-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4334295A (en) | Memory device | |
| US5155705A (en) | Semiconductor memory device having flash write function | |
| JP3898321B2 (ja) | 半導体メモリのビットライン制御回路と前記回路を含む半導体メモリ | |
| US6504783B2 (en) | Semiconductor device having early operation high voltage generator and high voltage supplying method therefor | |
| JPH041954B2 (ja) | ||
| JPH08329686A (ja) | 強誘電体記憶装置 | |
| JPH0636593A (ja) | 半導体記憶装置 | |
| US5463581A (en) | Memory in which improvement is made as regards a precharge operation of data readout routes | |
| JP2940845B2 (ja) | 半導体記憶装置 | |
| EP0212945B1 (en) | Clock signal generating circuit for dynamic type semiconductor memory device | |
| US4439843A (en) | Memory device | |
| US4934826A (en) | Block partitioned dynamic semiconductor memory device | |
| US5392240A (en) | Semiconductor memory device | |
| US4833653A (en) | Dynamic random access memory having selectively activated subarrays | |
| JPS6135629B2 (ja) | ||
| JPH0713861B2 (ja) | 半導体記憶装置 | |
| JP4824149B2 (ja) | センスアンプを利用してテストを行うメモリ素子 | |
| JPH0440697A (ja) | 半導体記憶装置 | |
| JPH08153400A (ja) | Ｄｒａｍ | |
| JPH01162296A (ja) | Ｄｒａｍ | |
| US6430091B2 (en) | Semiconductor memory device having reduced current consumption at internal boosted potential | |
| JPH06103759A (ja) | 半導体メモリ | |
| JPS63175290A (ja) | 記憶装置 | |
| JPH06349270A (ja) | 半導体記憶装置 | |
| JPS6031038B2 (ja) | 半導体記憶装置 |