JPS6135634B2 - - Google Patents
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- JPS6135634B2 JPS6135634B2 JP56021929A JP2192981A JPS6135634B2 JP S6135634 B2 JPS6135634 B2 JP S6135634B2 JP 56021929 A JP56021929 A JP 56021929A JP 2192981 A JP2192981 A JP 2192981A JP S6135634 B2 JPS6135634 B2 JP S6135634B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
本発明は電荷結合素子（CCD）を駆動するた
めの駆動回路に関する。
めの駆動回路に関する。
最近、CCDは例えば撮像装置の各種方面によ
く使われてきている。第１図はフレーム・トラン
スフア方式の２次元CCDデバイスを示してい
る。このフレーム・トランスフア方式では、大別
して光を電荷に変換する受光部１、この受光部１
からの電荷を蓄積する蓄積部２、この蓄積部２か
ら電荷を読み出す読出し部３の３つの領域からで
きている。上記受光部１で得た光信号電荷は蓄積
部２に一時蓄えられ、順次１ラインごとに読出し
部３を経て読み出される。これら各々の領域には
光信号電荷を転送するために転送電極が設けてあ
り、４相のパルスで駆動するようになつている。
第１図では、φI1〜φI4，φS1〜φS4，およびφR
１〜φR4がそれぞれ受光部１、蓄積部２、読出し
部３における４相電極を表わし、φBGはボトムゲ
ート電極を、φRSはリセツト電極をそれぞれ表わ
す。このCCDデバイスでは、１個のCCDを動作
させるのに12個の転送パルスと、２個の制御パル
スが必要である。そして、CCDの転送効率はそ
の転送パルスの波形に大きく影響される。一般
に、CCDを効率よく動作させるための転送パル
ス波形は、立上りが早く、立下りが遅い波形で、
このような転送パルを供給できる駆動回路がぜひ
とも必要となる。また、駆動回路からCCD負荷
を見たとき、CCDは容量負荷として扱うことが
できる。例えば、ビデオカメラに用いられる垂直
512×水平340の画素を持つCCDは、1500〜
5000pF（ピコフアラツド）の容量を有する。
く使われてきている。第１図はフレーム・トラン
スフア方式の２次元CCDデバイスを示してい
る。このフレーム・トランスフア方式では、大別
して光を電荷に変換する受光部１、この受光部１
からの電荷を蓄積する蓄積部２、この蓄積部２か
ら電荷を読み出す読出し部３の３つの領域からで
きている。上記受光部１で得た光信号電荷は蓄積
部２に一時蓄えられ、順次１ラインごとに読出し
部３を経て読み出される。これら各々の領域には
光信号電荷を転送するために転送電極が設けてあ
り、４相のパルスで駆動するようになつている。
第１図では、φI1〜φI4，φS1〜φS4，およびφR
１〜φR4がそれぞれ受光部１、蓄積部２、読出し
部３における４相電極を表わし、φBGはボトムゲ
ート電極を、φRSはリセツト電極をそれぞれ表わ
す。このCCDデバイスでは、１個のCCDを動作
させるのに12個の転送パルスと、２個の制御パル
スが必要である。そして、CCDの転送効率はそ
の転送パルスの波形に大きく影響される。一般
に、CCDを効率よく動作させるための転送パル
ス波形は、立上りが早く、立下りが遅い波形で、
このような転送パルを供給できる駆動回路がぜひ
とも必要となる。また、駆動回路からCCD負荷
を見たとき、CCDは容量負荷として扱うことが
できる。例えば、ビデオカメラに用いられる垂直
512×水平340の画素を持つCCDは、1500〜
5000pF（ピコフアラツド）の容量を有する。
上記駆動回路の構成としては、電源電圧まで充
電でき、また接地レベルまで放電できるCMOS
（相補型絶縁ゲート電界効果トランジスタ）回路
が有効である。このCMOS回路により、駆動回路
およびCCD動作に必要なロジツク回路を同一チ
ツプ上に構成できる。ここで、CMOSインバータ
回路を用いたCCD駆動回路例を第２図に示す。
図において、トランジスタQ1はＰチヤネルMOS
―FET、トランジスタQ2はＮチヤネルMOS―
FETで、これらのトランジスタQ1，Q2，にて
CMOSインバータ回路を構成している。また、出
力端（OUT）と接地との間に接続される負荷容
量（Ｃ〓）は転送電極を表わす。この駆動回路に
おいて、回路の立上り時間を決める要因は、トラ
ンジスタQ1のオン抵抗と負荷容量（Ｃ〓）とに
よる時定数であり、また立下り時間を決める要因
はトランジスタQ2のオン抵抗と負荷容量Ｃ〓と
による時定数である。
電でき、また接地レベルまで放電できるCMOS
（相補型絶縁ゲート電界効果トランジスタ）回路
が有効である。このCMOS回路により、駆動回路
およびCCD動作に必要なロジツク回路を同一チ
ツプ上に構成できる。ここで、CMOSインバータ
回路を用いたCCD駆動回路例を第２図に示す。
図において、トランジスタQ1はＰチヤネルMOS
―FET、トランジスタQ2はＮチヤネルMOS―
FETで、これらのトランジスタQ1，Q2，にて
CMOSインバータ回路を構成している。また、出
力端（OUT）と接地との間に接続される負荷容
量（Ｃ〓）は転送電極を表わす。この駆動回路に
おいて、回路の立上り時間を決める要因は、トラ
ンジスタQ1のオン抵抗と負荷容量（Ｃ〓）とに
よる時定数であり、また立下り時間を決める要因
はトランジスタQ2のオン抵抗と負荷容量Ｃ〓と
による時定数である。
上記第２図の駆動回路の素子設計は次の(1)式〜
(3)式で与えられる。
(3)式で与えられる。
τo＝ｔr／αo または ｔf／αo ……(2)
αo＝｜Ｖｔｈ｜−０．１Ｖｐ／Ｖｐ−｜Ｖｔｈ｜
＋１／２・ln〔20（１−｜Ｖｔｈ｜／Ｖｐ）−１〕
……(3) ここで、ＷはMOS―FETのチヤネル幅、Ｌは
MOS―FETのチヤネル長、Ｃ〓は負荷容量、εp
ｘはゲート酸化膜の誘電率、ｔpxはゲート酸化膜
の厚さ、μはMOS―FETの移動度、ＶthはMOS
―FETのしきい値電圧、Ｖpは負荷容量の充電電
圧、ｔrは出力波形の立上り時間、ｔfは出力波形
の立下り時間、そしてｔr，ｔfはいずれも出力波
形10％値および90％値を表わす。
……(3) ここで、ＷはMOS―FETのチヤネル幅、Ｌは
MOS―FETのチヤネル長、Ｃ〓は負荷容量、εp
ｘはゲート酸化膜の誘電率、ｔpxはゲート酸化膜
の厚さ、μはMOS―FETの移動度、ＶthはMOS
―FETのしきい値電圧、Ｖpは負荷容量の充電電
圧、ｔrは出力波形の立上り時間、ｔfは出力波形
の立下り時間、そしてｔr，ｔfはいずれも出力波
形10％値および90％値を表わす。
今、受光部１及び蓄積部２を駆動する回路を設
計してみる。一例として、CCD電極容量は１相
当りＣ〓＝500〔pF〕とする。また、充電電圧Ｖ
p＝12〔Ｖ〕、転送パルス波形の立上り時間、立下
り時間はそれぞれｔr＝50〔ns〕、ｔf＝300〔ns〕
とする。その他、誘電率εpx＝3.45×10-13〔Ｆ／
cm〕、厚さｔpx＝1200〔Å〕、ＰチヤネルおよびＮ
チヤネルトランジスタのしきい値電圧をそれぞれ
−1.3〔Ｖ〕、1.3〔Ｖ〕、またＰチヤネルおよびＮ
チヤネルMOS―FETの移動度μをそれぞれ180
〔cm2／Ｖ・sec〕、400〔cm2／Ｖ・sec〕とする。こ
こで、ＰチヤネルおよびＮチヤネルMOS―FET
のチヤネル長を共に10μ〔１μ＝10-4cm〕とすれ
ば、MOS―FETのチヤネル幅／チヤネル長は(1)
式よりＰチヤネルにおいて〔Ｗ／Ｌ〕P＝17110／
10、Ｎチヤネルにおいて（Ｗ／Ｌ）N＝3850／10と
なる。
計してみる。一例として、CCD電極容量は１相
当りＣ〓＝500〔pF〕とする。また、充電電圧Ｖ
p＝12〔Ｖ〕、転送パルス波形の立上り時間、立下
り時間はそれぞれｔr＝50〔ns〕、ｔf＝300〔ns〕
とする。その他、誘電率εpx＝3.45×10-13〔Ｆ／
cm〕、厚さｔpx＝1200〔Å〕、ＰチヤネルおよびＮ
チヤネルトランジスタのしきい値電圧をそれぞれ
−1.3〔Ｖ〕、1.3〔Ｖ〕、またＰチヤネルおよびＮ
チヤネルMOS―FETの移動度μをそれぞれ180
〔cm2／Ｖ・sec〕、400〔cm2／Ｖ・sec〕とする。こ
こで、ＰチヤネルおよびＮチヤネルMOS―FET
のチヤネル長を共に10μ〔１μ＝10-4cm〕とすれ
ば、MOS―FETのチヤネル幅／チヤネル長は(1)
式よりＰチヤネルにおいて〔Ｗ／Ｌ〕P＝17110／
10、Ｎチヤネルにおいて（Ｗ／Ｌ）N＝3850／10と
なる。
このように、受光部１及び蓄積部２を駆動する
駆動回路のMOS―FETは非常に大きな寸法とな
り、しかも第１図に示した電極φI1〜φI4、φS1
〜φS4に対応して駆動回路が８個必要となる。し
たがつて、これらの回路を同一チツプ上に構成し
ようとすれば、全体のチツプサイズは更に大きな
ものとなり、歩留りおよびパツケージに問題が生
ずる。この点からもチツプサイズの小さい駆動回
路の実現が望まれる。
駆動回路のMOS―FETは非常に大きな寸法とな
り、しかも第１図に示した電極φI1〜φI4、φS1
〜φS4に対応して駆動回路が８個必要となる。し
たがつて、これらの回路を同一チツプ上に構成し
ようとすれば、全体のチツプサイズは更に大きな
ものとなり、歩留りおよびパツケージに問題が生
ずる。この点からもチツプサイズの小さい駆動回
路の実現が望まれる。
次に、読出し部３を駆動する回路について考え
てみる。読出し部３の電極容量は受光部１、蓄積
部２に比べて小さい。しかし動作周波数が高い
為、読出し部３を駆動する回路では消費電力が問
題となる。第２図の回路で読出し部３を駆動した
ときの消費電力を求めてみる。例えば、１相当り
の電極容量Ｃ〓＝150〔pF〕、動作周波数は６
〔ＭHz〕とし、充電電圧Ｖpを12〔Ｖ〕とすると、
消費電力は・Ｃ〓・（Ｖp）２により求まり130
〔mW〕となる。
てみる。読出し部３の電極容量は受光部１、蓄積
部２に比べて小さい。しかし動作周波数が高い
為、読出し部３を駆動する回路では消費電力が問
題となる。第２図の回路で読出し部３を駆動した
ときの消費電力を求めてみる。例えば、１相当り
の電極容量Ｃ〓＝150〔pF〕、動作周波数は６
〔ＭHz〕とし、充電電圧Ｖpを12〔Ｖ〕とすると、
消費電力は・Ｃ〓・（Ｖp）２により求まり130
〔mW〕となる。
読出し部３を駆動する回路で問題となるのは上
記した消費電力の他に、駆動回路自身が所有する
容量の充放電で消費する電力がある。駆動回路は
与えられた仕様を満すため、ある大きさの寸法を
もつたMOS―FETが必要で、MOS―FETの幾何
学的寸法によつて決まる容量が存在する。この駆
動回路自身が所有する容量は、第２図に示した回
路で述べると、ＰチヤネルMOS―FETおよびＮ
チヤネルMOS―FETのゲート容量と拡散容量が
ある。ゲート容量で消費される電力は、第２図に
示した回路を駆動するための前段のインバータで
消費する電力を想定している。
記した消費電力の他に、駆動回路自身が所有する
容量の充放電で消費する電力がある。駆動回路は
与えられた仕様を満すため、ある大きさの寸法を
もつたMOS―FETが必要で、MOS―FETの幾何
学的寸法によつて決まる容量が存在する。この駆
動回路自身が所有する容量は、第２図に示した回
路で述べると、ＰチヤネルMOS―FETおよびＮ
チヤネルMOS―FETのゲート容量と拡散容量が
ある。ゲート容量で消費される電力は、第２図に
示した回路を駆動するための前段のインバータで
消費する電力を想定している。
次に、これらゲート容量及び拡散容量の充放電
に伴ない消費される電力を求めてみる。例えば、
負荷容量Ｃ〓＝150〔pF〕、出力波形の立上り時
間ｔr、立下り時間ｔfをそれぞれ16〔ns〕、40
〔ns〕、充電電圧Ｖpを12〔Ｖ〕とし、その他の設
計パラメータは前述した受光部１、蓄積部２で使
用したものと同じ値を用いるものとする。前述し
た(1)〜(3)式に従つて前述同様MOS―FETの寸法
を求めると、ＰチヤネルMOS―FETが（Ｗ／
Ｌ）P＝4810／10、またＮチヤネルMOS―FETが
（Ｗ／Ｌ）N＝866／10となる。このMOS―FETの
幾何学的寸法からゲート容量及び拡散容量を求め
てみると、両者合せて約45〔pF〕となり、この
容量の充放電で消費する電力は40〔mW〕とな
る。
に伴ない消費される電力を求めてみる。例えば、
負荷容量Ｃ〓＝150〔pF〕、出力波形の立上り時
間ｔr、立下り時間ｔfをそれぞれ16〔ns〕、40
〔ns〕、充電電圧Ｖpを12〔Ｖ〕とし、その他の設
計パラメータは前述した受光部１、蓄積部２で使
用したものと同じ値を用いるものとする。前述し
た(1)〜(3)式に従つて前述同様MOS―FETの寸法
を求めると、ＰチヤネルMOS―FETが（Ｗ／
Ｌ）P＝4810／10、またＮチヤネルMOS―FETが
（Ｗ／Ｌ）N＝866／10となる。このMOS―FETの
幾何学的寸法からゲート容量及び拡散容量を求め
てみると、両者合せて約45〔pF〕となり、この
容量の充放電で消費する電力は40〔mW〕とな
る。
したがつて、第２図に示す駆動回路が消費する
電力は、外部の負荷容量の充放電で消費する電力
（130mW）と、内部の回路自身が所有する容量の
充放電で消費する電力（40mW）と合せて170
〔mW〕となる。つまり、駆動回路自身が所有す
る容量の充放電によつて消費する電力は、全体で
消費する電力の約24％に相当する。
電力は、外部の負荷容量の充放電で消費する電力
（130mW）と、内部の回路自身が所有する容量の
充放電で消費する電力（40mW）と合せて170
〔mW〕となる。つまり、駆動回路自身が所有す
る容量の充放電によつて消費する電力は、全体で
消費する電力の約24％に相当する。
このように読出し部３を駆動する回路は、消費
電力が大きく、しかも第１図に示す電極φR1〜φ
R4に対応してこの読出し部３では４個の駆動回路
が必要である。したがつて、これらの駆動回路を
全て同一チツプ上に構成しようとすれば、全体の
消費電力は更に大きなものとなり、パツケージの
許容範囲を超える可能性がある。この点から、駆
動回路自身が所有する容量によつて消費する電力
をできるだけ下げ、全体として消費する電力を低
減する回路の実現が望まれている。
電力が大きく、しかも第１図に示す電極φR1〜φ
R4に対応してこの読出し部３では４個の駆動回路
が必要である。したがつて、これらの駆動回路を
全て同一チツプ上に構成しようとすれば、全体の
消費電力は更に大きなものとなり、パツケージの
許容範囲を超える可能性がある。この点から、駆
動回路自身が所有する容量によつて消費する電力
をできるだけ下げ、全体として消費する電力を低
減する回路の実現が望まれている。
本発明は上記の事情に鑑みてなされたもので、
第１及び第２のCMOSインバータ回路と、これら
第１及び第２のCMOSインバータ回路により駆動
されるバイポーラトランジスタとで回路構成する
ことによつて、画素数の大きいCCDを駆動する
場合、立上り時間あるいは立下り時間の速い転送
パルス波形とし得、しかもチツプサイズが小さ
く、消費電力の少ない電荷結合素子の駆動回路を
提供することを目的とする。
第１及び第２のCMOSインバータ回路と、これら
第１及び第２のCMOSインバータ回路により駆動
されるバイポーラトランジスタとで回路構成する
ことによつて、画素数の大きいCCDを駆動する
場合、立上り時間あるいは立下り時間の速い転送
パルス波形とし得、しかもチツプサイズが小さ
く、消費電力の少ない電荷結合素子の駆動回路を
提供することを目的とする。
以下、図面を参照して本発明の一実施例を説明
する。第３図は本発明のCCD駆動回路を示して
おり、図において、１１は電源ＶDDと接地との間
に設けられたＰチヤネルMOS―FET Q1及びＮ
チヤネルMOS―FET Q2よりなる第１のCMOS
インバータ回路、１２は同様なＰチヤンネル
MOS―FET Q3とＮチヤネルMOS―FET Q4よ
りなる第２のCMOSインバータ回路であり、これ
らの第１及び第２のCMOSインバータ回路の入力
端は回路入力端子INに共通に接続されている。
また、Q5はNPN形のバイポーラトランジスタで
あり、このトランジスタQ5のベースは前記第１
のインバータ回路１１の出力端に、エミツタは第
２のインバータ回路１２の出力端及び回路出力端
子OUTに、コレクタは前記電源ＶDDにそれぞれ
接続されている。また、この回路出力端子OUT
と接地との間には負荷容量Ｃ〓が接続されてい
る。
する。第３図は本発明のCCD駆動回路を示して
おり、図において、１１は電源ＶDDと接地との間
に設けられたＰチヤネルMOS―FET Q1及びＮ
チヤネルMOS―FET Q2よりなる第１のCMOS
インバータ回路、１２は同様なＰチヤンネル
MOS―FET Q3とＮチヤネルMOS―FET Q4よ
りなる第２のCMOSインバータ回路であり、これ
らの第１及び第２のCMOSインバータ回路の入力
端は回路入力端子INに共通に接続されている。
また、Q5はNPN形のバイポーラトランジスタで
あり、このトランジスタQ5のベースは前記第１
のインバータ回路１１の出力端に、エミツタは第
２のインバータ回路１２の出力端及び回路出力端
子OUTに、コレクタは前記電源ＶDDにそれぞれ
接続されている。また、この回路出力端子OUT
と接地との間には負荷容量Ｃ〓が接続されてい
る。
上記駆動回路の動作を説明すると、入力端子
INに低レベル“０”の信号が印加されると、ト
ランジスタQ1，Q3がオン、トランジスタQ2，Q4
がオフとなる。トランジスタQ1がオンとなるこ
とにより、電源ＶDDからトランジ諏タQ1を通じ
てNPNトランジスタQ5のベースに電流が流れ、
このトランジスタQ5はオンとなる。従つて、充
電電流は電源ＶDDよりトランジスタQ3，Q5を通
じて負荷容量Ｃ〓に流れる、この時、NPNトラ
ンジスタQ5のオン抵抗はMOS―FETであるトラ
ンジスタQ3より低いため充電電流の大部分はト
ランジスタQ5に流れることになる。
INに低レベル“０”の信号が印加されると、ト
ランジスタQ1，Q3がオン、トランジスタQ2，Q4
がオフとなる。トランジスタQ1がオンとなるこ
とにより、電源ＶDDからトランジ諏タQ1を通じ
てNPNトランジスタQ5のベースに電流が流れ、
このトランジスタQ5はオンとなる。従つて、充
電電流は電源ＶDDよりトランジスタQ3，Q5を通
じて負荷容量Ｃ〓に流れる、この時、NPNトラ
ンジスタQ5のオン抵抗はMOS―FETであるトラ
ンジスタQ3より低いため充電電流の大部分はト
ランジスタQ5に流れることになる。
通常、NPNトランジスタQ5の特性は、小電力
用トランジスタを例にとれば、コレクタ・エミツ
タ間飽和電圧ＶCE(sat)が約0.2〜1.5（Ｖ）存在す
る。また、NPNトランジスタQ5のベース電流は
MOSトランジスタQ1を通して電源ＶDDより供給
されるため、NPNトランジスタQ5の出力電圧
は、第３図ではMOSトランジスタQ1による電圧
降下分と、NPNトランジスタQ5のベース・エミ
ツタ間飽和電圧（約0.6〜0.7V）の分だけ電源ＶD
Ｄより下ることとなる。一方MOSトランジスタQ3
は上記NPNトランジスタQ5による出力電圧の低
下を補う働きをしており、トランジスタQ3によ
つて出力容量は電源電圧ＶDDまで充電される。従
つて、MOSトランジスタQ3の回路素子寸法とし
ては、前述した第２図の回路による素子寸法より
小さくて済み、チツプサイズの減少が可能とな
る。また、充電電流の大部分はNPNトランジス
タQ5に流れるため、大きな負荷容量に対しても
出力波形は急峻な立上り特性を得ることができ
る。
用トランジスタを例にとれば、コレクタ・エミツ
タ間飽和電圧ＶCE(sat)が約0.2〜1.5（Ｖ）存在す
る。また、NPNトランジスタQ5のベース電流は
MOSトランジスタQ1を通して電源ＶDDより供給
されるため、NPNトランジスタQ5の出力電圧
は、第３図ではMOSトランジスタQ1による電圧
降下分と、NPNトランジスタQ5のベース・エミ
ツタ間飽和電圧（約0.6〜0.7V）の分だけ電源ＶD
Ｄより下ることとなる。一方MOSトランジスタQ3
は上記NPNトランジスタQ5による出力電圧の低
下を補う働きをしており、トランジスタQ3によ
つて出力容量は電源電圧ＶDDまで充電される。従
つて、MOSトランジスタQ3の回路素子寸法とし
ては、前述した第２図の回路による素子寸法より
小さくて済み、チツプサイズの減少が可能とな
る。また、充電電流の大部分はNPNトランジス
タQ5に流れるため、大きな負荷容量に対しても
出力波形は急峻な立上り特性を得ることができ
る。
次に、入力電力が高レベル“１”（ＶDD）の
時、トランジスタQ2およびトランジスタQ4がオ
ンとなり、トランジスタQ1，Q3がオフとなる。
トランジスタQ2がオンとなることにより、NPN
トランジスタQ5のベースに蓄積された電荷がト
ランジスタQ2を通して放電され、NPNトランジ
スタQ5はオフとなる。一方、トランジスタQ4が
オンとなることにより、負荷容量Ｃ〓に蓄積され
た電荷はトランジスタQ4を通して放電する。こ
のとき、出力波形の立下り時間はトランジスタ
Q4のオン抵抗と負荷容量Ｃ〓との時定数で決ま
る。従つて、与えられた負荷容量Ｃ〓に対し、ト
ランジスタQ4の大きさを適当に設計すれば、所
要の立下り特性を得ることができる。
時、トランジスタQ2およびトランジスタQ4がオ
ンとなり、トランジスタQ1，Q3がオフとなる。
トランジスタQ2がオンとなることにより、NPN
トランジスタQ5のベースに蓄積された電荷がト
ランジスタQ2を通して放電され、NPNトランジ
スタQ5はオフとなる。一方、トランジスタQ4が
オンとなることにより、負荷容量Ｃ〓に蓄積され
た電荷はトランジスタQ4を通して放電する。こ
のとき、出力波形の立下り時間はトランジスタ
Q4のオン抵抗と負荷容量Ｃ〓との時定数で決ま
る。従つて、与えられた負荷容量Ｃ〓に対し、ト
ランジスタQ4の大きさを適当に設計すれば、所
要の立下り特性を得ることができる。
次に、上記実施例回路における出力波形の立上
り時間の改善効果を従来の回路（第２図）との比
較により説明する。第４図ａ，ｂは前記第２図の
回路の実験回路とその入出力波形図で、第４図
ｃ，ｄは本発明の第３図の回路の実験回路と、そ
の入出力波形図である。第４図ｂ，ｄに示される
出力波形の比較から、第４図ｃに示す回路の立上
り時間は第４図ａに示す回路の立上り時間に比べ
て約1/10程度と非常に早くなつていることがわか
る。また、第５図はこの発明による立上り時間の
改善効果を別な実験により示したものである。す
なわち、この第５図ａの回路は、前記第４図ｄに
示した出力波形と同じ立上り時間を、もし第４図
ａの回路構成で実現しよるとしたときはＰチヤネ
ルMOS―FETが10個必要となることを表わして
いる。上記した第４図ｃ，ｄ及び第５図ａ，ｂに
示す実験結果からは、この発明による立上り時間
の改善効果は約10倍であることがわかる。
り時間の改善効果を従来の回路（第２図）との比
較により説明する。第４図ａ，ｂは前記第２図の
回路の実験回路とその入出力波形図で、第４図
ｃ，ｄは本発明の第３図の回路の実験回路と、そ
の入出力波形図である。第４図ｂ，ｄに示される
出力波形の比較から、第４図ｃに示す回路の立上
り時間は第４図ａに示す回路の立上り時間に比べ
て約1/10程度と非常に早くなつていることがわか
る。また、第５図はこの発明による立上り時間の
改善効果を別な実験により示したものである。す
なわち、この第５図ａの回路は、前記第４図ｄに
示した出力波形と同じ立上り時間を、もし第４図
ａの回路構成で実現しよるとしたときはＰチヤネ
ルMOS―FETが10個必要となることを表わして
いる。上記した第４図ｃ，ｄ及び第５図ａ，ｂに
示す実験結果からは、この発明による立上り時間
の改善効果は約10倍であることがわかる。
以上の実験結果から、次にこの発明に係る第３
図の回路を用いて受光部、蓄積部を駆動する場合
のチツプサイズを検討してみる。ここで、第３図
のMOS―FETQ3のチヤネル幅／チヤネル長は第
２図で設計した値の約1/10として（Ｗ／Ｌ）P＝
1710／10となる。しかし、この発明に係る第３図
の回路では、充電電流の多くがNPNトランジス
タQ5に流れるため、MOS―FETQ3の大きさは
（Ｗ／Ｌ）P＝1710／10よりもつと小さくてよい。
本発明の第３図の回路は、従来の第２図の回路に
比べて新たにMOS―FETQ1，Q2及びNPNトラン
ジスタQ5が追加されて素子数が増えているが、
第３図の回路構成によるチツプサイズは第２図の
場合に比べて概略1/10程度に小さくできる。
図の回路を用いて受光部、蓄積部を駆動する場合
のチツプサイズを検討してみる。ここで、第３図
のMOS―FETQ3のチヤネル幅／チヤネル長は第
２図で設計した値の約1/10として（Ｗ／Ｌ）P＝
1710／10となる。しかし、この発明に係る第３図
の回路では、充電電流の多くがNPNトランジス
タQ5に流れるため、MOS―FETQ3の大きさは
（Ｗ／Ｌ）P＝1710／10よりもつと小さくてよい。
本発明の第３図の回路は、従来の第２図の回路に
比べて新たにMOS―FETQ1，Q2及びNPNトラン
ジスタQ5が追加されて素子数が増えているが、
第３図の回路構成によるチツプサイズは第２図の
場合に比べて概略1/10程度に小さくできる。
同様に、読出し部（第１図３）を駆動する場合
の消費電力を検討してみる。第３図の回路の
MOS―FET Q3の大きさは、従来の第２図の回
路のMOS―FETQ1の約1/10とし、第３図のMOS
―FET Q4の大きさを従来の第２図のMOS―
FETQ2と同じ値とすれば、第３図のMOS―FET
Q3，Q4の大きさはそれぞれ（Ｗ／Ｌ）P＝480/1
０，（Ｗ／Ｌ）N＝866/10となる。これらMOS―
FET Q3，Q4が所要する容量は、その幾何学的寸
法から約15〔pF〕となる。この容量の充放電で
消費する電力は13〔mW〕となつて、負荷容量Ｃ
〓の充放電による消費電力（前述した設計例と同
じく130mWとする）とを合せると全部で143
〔mW〕となる。すなわち、MOS―FETQ3，Q4
が所有する容量の充放電によつて消費する電力は
上記143〔mW〕から見ると、約９〔％〕とな
る。なお、ここでは簡単のため第３図に示す
MOS―FETQ1，Q2及びNPNトランジスタQ5が消
費する電力は無視している。また、第３図の回路
全体が消費する電力としては、MOS―FET
Q1，Q2およびNPNトランジスタQ5の消費電力を
考慮しなければならない。しかし、従来の第２図
の回路との比較から、第３図の回路のMOS―
FETQ3，Q4が消費する電力に着目したとき、第
３図の回路は充電電流の多くがNPNトランジス
タQ5に流れるため、MOS―FETQ3の大きさは上
記の値（Ｗ／Ｌ）P＝480／10よりもつと小さくて
よい。従つて、MOS―FET Q3，Q4が所有する
容量によつて消費する電力の割合は、上記の値９
〔％〕より更に小さくなることが期待できる。
の消費電力を検討してみる。第３図の回路の
MOS―FET Q3の大きさは、従来の第２図の回
路のMOS―FETQ1の約1/10とし、第３図のMOS
―FET Q4の大きさを従来の第２図のMOS―
FETQ2と同じ値とすれば、第３図のMOS―FET
Q3，Q4の大きさはそれぞれ（Ｗ／Ｌ）P＝480/1
０，（Ｗ／Ｌ）N＝866/10となる。これらMOS―
FET Q3，Q4が所要する容量は、その幾何学的寸
法から約15〔pF〕となる。この容量の充放電で
消費する電力は13〔mW〕となつて、負荷容量Ｃ
〓の充放電による消費電力（前述した設計例と同
じく130mWとする）とを合せると全部で143
〔mW〕となる。すなわち、MOS―FETQ3，Q4
が所有する容量の充放電によつて消費する電力は
上記143〔mW〕から見ると、約９〔％〕とな
る。なお、ここでは簡単のため第３図に示す
MOS―FETQ1，Q2及びNPNトランジスタQ5が消
費する電力は無視している。また、第３図の回路
全体が消費する電力としては、MOS―FET
Q1，Q2およびNPNトランジスタQ5の消費電力を
考慮しなければならない。しかし、従来の第２図
の回路との比較から、第３図の回路のMOS―
FETQ3，Q4が消費する電力に着目したとき、第
３図の回路は充電電流の多くがNPNトランジス
タQ5に流れるため、MOS―FETQ3の大きさは上
記の値（Ｗ／Ｌ）P＝480／10よりもつと小さくて
よい。従つて、MOS―FET Q3，Q4が所有する
容量によつて消費する電力の割合は、上記の値９
〔％〕より更に小さくなることが期待できる。
上述した第３図の回路では、CMOS製造工程を
変えることなくNPNトランジスタQ5を同一基板
上に作ることができる。すなわち、Ｎ形半導体基
板でCMOS構造を考えたとき、NPNトランジス
タQ5のコレクタは上記Ｎ形半導体基板とし、ベ
ースはこのＮ形半導体基板に形成したＰウエル層
とし、エミツタはこのＰウエル層に形成したN+
拡散層とすることによつて、NPNトランジスタ
Q5を形成できる。
変えることなくNPNトランジスタQ5を同一基板
上に作ることができる。すなわち、Ｎ形半導体基
板でCMOS構造を考えたとき、NPNトランジス
タQ5のコレクタは上記Ｎ形半導体基板とし、ベ
ースはこのＮ形半導体基板に形成したＰウエル層
とし、エミツタはこのＰウエル層に形成したN+
拡散層とすることによつて、NPNトランジスタ
Q5を形成できる。
第６図は本発明の他の実施例に係るCCD駆動
回路を示している。この第６図の回路は出力波形
の立上り時間を遅く、立下り時間を速くすること
を目的とした回路である。この回路は前述した第
３図のNPNトランジスタQ5の代りにPNPトラン
ジスタQ′5を使用している以外は同様である。こ
のPNPトランジスタQ′5のベースは第１のCMOS
インバータ回路１１の出力端に、エミツタは第２
のCMOSインバータ回路１２の出力端に、コレク
タはアースにそれぞれ接続されている。この第６
図の回路動作は、入力端子INに低レベル“０”
の入力電圧が印加されると、トランジスタQ1，
Q3がオンとなり、トランジスタQ2，Q4および
PNPトランジスタQ′5がオフとなる。上記トラン
ジスタQ3がオンとなることにより、充電電流は
電源ＶDDからトランジスタQ3を通つて負荷容量
Ｃ〓に流れる。次に、入力端子INに印加される
入力電圧が高レベル“１”（ＶDD）のとき、トラ
ンジスタQ1，Q3がオフ、トランジスタQ2，Q4及
びPNPトランジスタQ′3は共にオンとなる。した
がつて、負荷容量Ｃ〓に充電された電荷はトラン
ジスタQ4及びPNPトランジスタQ′5を通して放電
される。このとき、PNPトランジスタQ′5のオン
抵抗はMOSトランジスタQ4のオン抵抗より低い
ため、放電電流の大部分はPNPトランジスタQ′5
に流れることになる。したがつて、出力波形の立
上下り時間は早く、急峻な特性が得られる。
回路を示している。この第６図の回路は出力波形
の立上り時間を遅く、立下り時間を速くすること
を目的とした回路である。この回路は前述した第
３図のNPNトランジスタQ5の代りにPNPトラン
ジスタQ′5を使用している以外は同様である。こ
のPNPトランジスタQ′5のベースは第１のCMOS
インバータ回路１１の出力端に、エミツタは第２
のCMOSインバータ回路１２の出力端に、コレク
タはアースにそれぞれ接続されている。この第６
図の回路動作は、入力端子INに低レベル“０”
の入力電圧が印加されると、トランジスタQ1，
Q3がオンとなり、トランジスタQ2，Q4および
PNPトランジスタQ′5がオフとなる。上記トラン
ジスタQ3がオンとなることにより、充電電流は
電源ＶDDからトランジスタQ3を通つて負荷容量
Ｃ〓に流れる。次に、入力端子INに印加される
入力電圧が高レベル“１”（ＶDD）のとき、トラ
ンジスタQ1，Q3がオフ、トランジスタQ2，Q4及
びPNPトランジスタQ′3は共にオンとなる。した
がつて、負荷容量Ｃ〓に充電された電荷はトラン
ジスタQ4及びPNPトランジスタQ′5を通して放電
される。このとき、PNPトランジスタQ′5のオン
抵抗はMOSトランジスタQ4のオン抵抗より低い
ため、放電電流の大部分はPNPトランジスタQ′5
に流れることになる。したがつて、出力波形の立
上下り時間は早く、急峻な特性が得られる。
上述した第６図の回路では、CMOS製造工程を
変えることなくPNPトランジスタQ′5を同一基板
上に作ることができる。すなわち、Ｐ形半導体基
板でCMOS構造を考えたとき、PNPトランジスタ
Q′5のコレクタは上記Ｐ形半導体基板とし、ベー
スはこのＰ形半導体基板に形成したＮウエル層と
し、エミツタはこのＮウエル層に形成したP+拡
散層とすることによつてPNPトランジスタQ′5を
形成できる。
変えることなくPNPトランジスタQ′5を同一基板
上に作ることができる。すなわち、Ｐ形半導体基
板でCMOS構造を考えたとき、PNPトランジスタ
Q′5のコレクタは上記Ｐ形半導体基板とし、ベー
スはこのＰ形半導体基板に形成したＮウエル層と
し、エミツタはこのＮウエル層に形成したP+拡
散層とすることによつてPNPトランジスタQ′5を
形成できる。
上記したCCD駆動回路にて前述した第１図の
CCDデバイスを駆動する場合、立下り時間が早
く、立上り時間の遅い転送パルス波形を受光部
１、蓄積部２、読出し部３に印加できるので
CCD転送の効率が向上する。
CCDデバイスを駆動する場合、立下り時間が早
く、立上り時間の遅い転送パルス波形を受光部
１、蓄積部２、読出し部３に印加できるので
CCD転送の効率が向上する。
以上説明したように本発明のCCD駆動回路に
よれば、速度の早いバイポーラトランジスタを通
じて負荷を駆動するようにしているので、出力波
形の立上り時間あるいは立下り時間を速くするこ
とができる。したがつて、比較的画素数の大きい
CCDを駆動できると共に、CCD転送パルスの立
上り時間もしくは立下り時間を速くすることがで
きる。また、バイポーラトランジスタにより充電
もしくは放電電流の大部分を流すようにしている
のでMOSトランジスタを小さくでき、駆動回路
のチツプサイズを小さくできる。また、駆動回路
の自己容量を低減できるので消費電力を大幅に減
少させることができる。さらに、バイポーラトラ
ンジスタはCMOS製造工程を変えることなく同一
基板上に形成できるので、回路製作上何ら不都合
がない等の利点を有する。
よれば、速度の早いバイポーラトランジスタを通
じて負荷を駆動するようにしているので、出力波
形の立上り時間あるいは立下り時間を速くするこ
とができる。したがつて、比較的画素数の大きい
CCDを駆動できると共に、CCD転送パルスの立
上り時間もしくは立下り時間を速くすることがで
きる。また、バイポーラトランジスタにより充電
もしくは放電電流の大部分を流すようにしている
のでMOSトランジスタを小さくでき、駆動回路
のチツプサイズを小さくできる。また、駆動回路
の自己容量を低減できるので消費電力を大幅に減
少させることができる。さらに、バイポーラトラ
ンジスタはCMOS製造工程を変えることなく同一
基板上に形成できるので、回路製作上何ら不都合
がない等の利点を有する。
第１図は一般的なフレーム・トランスフア方式
のCCDデバイスの構成図、第２図は従来のCCD
駆動回路の構成図、第３図は本発明の一実施例に
係るCCD駆動回路の構成図、第４図は本発明の
回路と従来の回路との比較をするための図で、第
４図ａ，ｂは従来回路の実験回路図とこの入出力
波形図を示し、第４図ｃ，ｄは本発明の回路の実
験回路図とその入出力波形を示す図、第５図ａ，
ｂは第４図ａに示した従来の実験回路においてＰ
チヤンネルMOS―FETを10個並列に接続した時
の回路図とその入出力波形図、第６図は本発明の
他の実施例に係るCCD駆動回路の構成図であ
る。 １１…第１のCMOSインバータ回路、１２…第
２のCMOSインバータ回路、Q1，Q3…Ｐチヤネ
ルMOS―FET、Q2，Q4…ＮチヤネルMOS―
FET、Q5…NPNトランジスタ、Q′5…PNPトラン
ジスタ、Ｃ〓負荷容量。
のCCDデバイスの構成図、第２図は従来のCCD
駆動回路の構成図、第３図は本発明の一実施例に
係るCCD駆動回路の構成図、第４図は本発明の
回路と従来の回路との比較をするための図で、第
４図ａ，ｂは従来回路の実験回路図とこの入出力
波形図を示し、第４図ｃ，ｄは本発明の回路の実
験回路図とその入出力波形を示す図、第５図ａ，
ｂは第４図ａに示した従来の実験回路においてＰ
チヤンネルMOS―FETを10個並列に接続した時
の回路図とその入出力波形図、第６図は本発明の
他の実施例に係るCCD駆動回路の構成図であ
る。 １１…第１のCMOSインバータ回路、１２…第
２のCMOSインバータ回路、Q1，Q3…Ｐチヤネ
ルMOS―FET、Q2，Q4…ＮチヤネルMOS―
FET、Q5…NPNトランジスタ、Q′5…PNPトラン
ジスタ、Ｃ〓負荷容量。
Claims (1)
- 【特許請求の範囲】 １ それぞれ相補型絶縁ゲート電界効果トランジ
スタよりなり、それぞれの入力端が共通接続さ
れ、それぞれのＰチヤンネルトランジスタのソー
スが第１電源に接続され、それぞれのＮチヤンネ
ルトランジスタのソースが第２電源に接続された
第１，第２のインバータ回路と、この第１のイン
バータ回路の出力端にベースが接続され、上記第
２のインバータ回路の出力端にエミツタが接続さ
れ、コレクタが前記第１電源あるいは第２電源に
接続されたバイポーラトランジスタとを具備し、
第２のインバータ回路の出力端信号により電荷結
合素子を駆動することを特徴とする電荷結合素子
の駆動回路。 ２ 前記バイポーラトランジスタはNPNトラン
ジスタであり、そのコレクタが第１電源に接続さ
れることを特徴とする特許請求の範囲第１項記載
の電荷結合素子の駆動回路。 ３ 前記電界効果トランジスタはＮ基板上に形成
され、前記バイポーラトランジスタは上記Ｎ基板
をコレクタ、上記Ｎ基板に形成されるＰウエル層
をベース、上記Ｐウエル層に形成されるN+拡散
層をエミツタとするNPN形であることを特徴と
する特許請求の範囲第１項記載の電荷結合素子の
駆動回路。 ４ 前記バイポーラトランジスタはPNPトランジ
スタであり、そのコレクタが第２電源に接続され
ることを特徴とする特許請求の範囲第１項記載の
電荷結合素子の駆働回路。 ５ 前記電界効果トランジスタはＰ基板上に形成
され、前記バイポーラトランジスタは上記Ｐ基板
をコレクタ、上記Ｐ基板に形成されるＮウエル層
をベース、上記Ｎウエル層に形成されるP+拡散
層をエミツタとするPNP形であることを特徴とす
る特許請求の範囲第１項記載の電荷結合素子の駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021929A JPS57135499A (en) | 1981-02-17 | 1981-02-17 | Driving circuit for charge coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021929A JPS57135499A (en) | 1981-02-17 | 1981-02-17 | Driving circuit for charge coupled device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57135499A JPS57135499A (en) | 1982-08-21 |
| JPS6135634B2 true JPS6135634B2 (ja) | 1986-08-14 |
Family
ID=12068743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56021929A Granted JPS57135499A (en) | 1981-02-17 | 1981-02-17 | Driving circuit for charge coupled device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57135499A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449083U (ja) * | 1987-09-22 | 1989-03-27 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286986A (en) * | 1989-04-13 | 1994-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having CCD and its peripheral bipolar transistors |
-
1981
- 1981-02-17 JP JP56021929A patent/JPS57135499A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449083U (ja) * | 1987-09-22 | 1989-03-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57135499A (en) | 1982-08-21 |
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