JPS6135713B2 - - Google Patents
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- Publication number
- JPS6135713B2 JPS6135713B2 JP53059227A JP5922778A JPS6135713B2 JP S6135713 B2 JPS6135713 B2 JP S6135713B2 JP 53059227 A JP53059227 A JP 53059227A JP 5922778 A JP5922778 A JP 5922778A JP S6135713 B2 JPS6135713 B2 JP S6135713B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- drain
- type
- channel
- Prior art date
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- Expired
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- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合形電界効果トランジスタを備えた
半導体装置に関し、低雑音の接合形電界効果トラ
ンジスタの高密度化設計を可能とし、加えるにバ
イポーラ半導体素子と一体形成された半導体集積
回路（IC）に関するものである。
半導体装置に関し、低雑音の接合形電界効果トラ
ンジスタの高密度化設計を可能とし、加えるにバ
イポーラ半導体素子と一体形成された半導体集積
回路（IC）に関するものである。
接合形電界効果トランジスタ（接合形―
FET）は２乗特性などバイポーラ素子にない特
徴を有し、音響分野を始めとして各分野で使用さ
れるに至つており、最近このFETとバイポーラ
素子を一体に組込んだ集積回路（IC）が必要と
され、これらを一体化する試みが行われている。
FET）は２乗特性などバイポーラ素子にない特
徴を有し、音響分野を始めとして各分野で使用さ
れるに至つており、最近このFETとバイポーラ
素子を一体に組込んだ集積回路（IC）が必要と
され、これらを一体化する試みが行われている。
この目的の一つはFETを導入することによ
り、入力インピーダンスの増加による混変調の減
少や、低雑音性Ｏバイヤス動作による部品点数の
削減を可能にするなどの回路的な自由度の増加を
可能とすることで、FETを一体化構成してIC化
することにより、単体のFETを用いる場合に比
べ占有面積の低減とコストダウン、相互結線部等
に誘起される雑音が減少する利益を得ることがで
きる。
り、入力インピーダンスの増加による混変調の減
少や、低雑音性Ｏバイヤス動作による部品点数の
削減を可能にするなどの回路的な自由度の増加を
可能とすることで、FETを一体化構成してIC化
することにより、単体のFETを用いる場合に比
べ占有面積の低減とコストダウン、相互結線部等
に誘起される雑音が減少する利益を得ることがで
きる。
従来FETとバイポーラ素子を一体化構成した
ICはpch形FETを用いたものにかぎり市場に存在
しており、主にオペアンプ用として開発されてい
た。この理由はnch形は制作が困難な上、後述す
るごとく雑音特性が良好でないことによつてお
り、さらに，の電源を使用することが許容さ
れるオペアンプではFETのソースをに引き下
げることによりpchFETの使用が可能なためであ
る。
ICはpch形FETを用いたものにかぎり市場に存在
しており、主にオペアンプ用として開発されてい
た。この理由はnch形は制作が困難な上、後述す
るごとく雑音特性が良好でないことによつてお
り、さらに，の電源を使用することが許容さ
れるオペアンプではFETのソースをに引き下
げることによりpchFETの使用が可能なためであ
る。
ところで、エピタキシヤル成長層内にゲート拡
散領域を作り込む通常の上部ゲート構造のFET
はチヤンネル厚みがエピタキシヤル層の厚みとゲ
ート拡散領域の拡散深さの差によつて決定され、
それらの厳密な制御が必要とされる。一方、集積
回路におけるバイポーラトランジスタのベース巾
決定は微妙な熱処理時間の配分によつて行われ、
それによつて望ましいｈfe（電流増幅率）を得て
いる。したがつて、チヤンネル厚みとベース巾の
微妙な制御とは熱処理条件内に共存出来ず上記通
常のFETとバイポーラ素子とのIC化は極めて困
難である。
散領域を作り込む通常の上部ゲート構造のFET
はチヤンネル厚みがエピタキシヤル層の厚みとゲ
ート拡散領域の拡散深さの差によつて決定され、
それらの厳密な制御が必要とされる。一方、集積
回路におけるバイポーラトランジスタのベース巾
決定は微妙な熱処理時間の配分によつて行われ、
それによつて望ましいｈfe（電流増幅率）を得て
いる。したがつて、チヤンネル厚みとベース巾の
微妙な制御とは熱処理条件内に共存出来ず上記通
常のFETとバイポーラ素子とのIC化は極めて困
難である。
そこで、バイポーラ素子と一体的にIC化され
るFETとしてはバツクゲート構造が採用され
る。第１図に示すバイポーラ素子と集積回路内で
一体化される従来のpchFETを示している。すな
わち、ICでは、チヤンネル領域の形成が、バイ
ポーラトランジスタのベース巾が変化するほどの
熱処理を行うことなく可能となりかつDC的に安
定な特性を得ることができる表面チヤンネル、バ
ツクゲート構造のFETが採用される。
るFETとしてはバツクゲート構造が採用され
る。第１図に示すバイポーラ素子と集積回路内で
一体化される従来のpchFETを示している。すな
わち、ICでは、チヤンネル領域の形成が、バイ
ポーラトランジスタのベース巾が変化するほどの
熱処理を行うことなく可能となりかつDC的に安
定な特性を得ることができる表面チヤンネル、バ
ツクゲート構造のFETが採用される。
第１図はこのバツクゲート構造の一般的構造を
示し、１はｐ形基体で、２はｐ形基体１上に形成
されたｎ形１〜３Ω−cmのエピタキシヤル層より
なるバツクゲート領域であり、３，４はｐ拡散層
よりなるソース・ドレイン領域でｎ型エピタキシ
ヤル層２内に形成されるバイポーラトランジスタ
のベース領域（図示せず）と同時に形成される。
５はn+拡散ゲートコンタクト領域である。６は
低濃度のｐ形チヤンネル領域でエピタキシヤル層
２上面からイオン注入法により制御性よく形成さ
れる。７は熱酸化膜で、８S，８D，８Gはそれぞ
れソース３、ドレイン４、ゲート５の金属電極で
ある。このFETの動作は、チヤンネル領域６の
コンダクタンス制御をゲート領域２で行うことに
よりなされる。つまりゲート電極８Gにバイアス
電圧を加えることにより、チヤンネル領域６の裏
面よりバイアス電圧が加えられコンダクタンス制
御が行なわれる。この様な接合形FETはチヤン
ネル領域６が上面に形成されているので、チヤン
ネルの深さ及び濃度はエピタキシヤル層２の厚さ
及び濃度に強く依存せず、上面からドーブする不
純物量にほぼ一義的に決定される利点があり、イ
オン注入法等を用いて形成すれば非常に高精度な
低抵抗チヤンネルを形成出来る。
示し、１はｐ形基体で、２はｐ形基体１上に形成
されたｎ形１〜３Ω−cmのエピタキシヤル層より
なるバツクゲート領域であり、３，４はｐ拡散層
よりなるソース・ドレイン領域でｎ型エピタキシ
ヤル層２内に形成されるバイポーラトランジスタ
のベース領域（図示せず）と同時に形成される。
５はn+拡散ゲートコンタクト領域である。６は
低濃度のｐ形チヤンネル領域でエピタキシヤル層
２上面からイオン注入法により制御性よく形成さ
れる。７は熱酸化膜で、８S，８D，８Gはそれぞ
れソース３、ドレイン４、ゲート５の金属電極で
ある。このFETの動作は、チヤンネル領域６の
コンダクタンス制御をゲート領域２で行うことに
よりなされる。つまりゲート電極８Gにバイアス
電圧を加えることにより、チヤンネル領域６の裏
面よりバイアス電圧が加えられコンダクタンス制
御が行なわれる。この様な接合形FETはチヤン
ネル領域６が上面に形成されているので、チヤン
ネルの深さ及び濃度はエピタキシヤル層２の厚さ
及び濃度に強く依存せず、上面からドーブする不
純物量にほぼ一義的に決定される利点があり、イ
オン注入法等を用いて形成すれば非常に高精度な
低抵抗チヤンネルを形成出来る。
しかしながらこの素子にも重大なる欠点が存在
している。つまりチヤンネル領域６中の走行キヤ
リヤが、チヤンネル領域６下方からのゲートバイ
アス電圧により制御されるので、チヤンネル領域
６表面近傍をキヤリヤが走り雑音の原因となる。
これは酸化膜７とチヤンネル領域６との界面近傍
では表面準位との電荷の受授、加工歪等の表面で
の欠陥等多くの雑音原因が存在する為である。こ
の欠点を除去すべくチヤンネル領域６表面にキヤ
リヤを流さない様にする方法が考えられている。
すなわち第１の例として第２図に示すFETは、
チヤンネル領域６表面の熱酸化膜７上に電圧印加
電極8chを設けることによつて、チヤンネル領域
６表面に電気的に反転領域９を出現させチヤンネ
ル領域６と熱酸化膜７の境界面での１／雑音の
原因となる部分にキヤリヤを流さないようにした
ものである。しかしながらこのFETにおいてチ
ヤンネル領域６中に反転領域９を形成する為に
は、熱酸化膜７厚にもよるが一般に10Vをはるか
に越える大きな電圧が必要となり、通常のICに
は不向きである。
している。つまりチヤンネル領域６中の走行キヤ
リヤが、チヤンネル領域６下方からのゲートバイ
アス電圧により制御されるので、チヤンネル領域
６表面近傍をキヤリヤが走り雑音の原因となる。
これは酸化膜７とチヤンネル領域６との界面近傍
では表面準位との電荷の受授、加工歪等の表面で
の欠陥等多くの雑音原因が存在する為である。こ
の欠点を除去すべくチヤンネル領域６表面にキヤ
リヤを流さない様にする方法が考えられている。
すなわち第１の例として第２図に示すFETは、
チヤンネル領域６表面の熱酸化膜７上に電圧印加
電極8chを設けることによつて、チヤンネル領域
６表面に電気的に反転領域９を出現させチヤンネ
ル領域６と熱酸化膜７の境界面での１／雑音の
原因となる部分にキヤリヤを流さないようにした
ものである。しかしながらこのFETにおいてチ
ヤンネル領域６中に反転領域９を形成する為に
は、熱酸化膜７厚にもよるが一般に10Vをはるか
に越える大きな電圧が必要となり、通常のICに
は不向きである。
また第２の例としてチヤンネル領域６の表面に
真性半導体（ｉ層）の如き高抵抗層を設け、チヤ
ンネル領域６の表面キヤリヤを流さない方法も考
えられる。この方法においてはｉ層自身の不純物
濃度が低いことからチヤンネル領域６からｉ層へ
のキヤリヤの移動が起りやすく、ｉ層中での再結
合はこの移動キヤリヤにより行われ表面での雑音
成分はいぜんとして存在し、大幅な低減は望めな
い。
真性半導体（ｉ層）の如き高抵抗層を設け、チヤ
ンネル領域６の表面キヤリヤを流さない方法も考
えられる。この方法においてはｉ層自身の不純物
濃度が低いことからチヤンネル領域６からｉ層へ
のキヤリヤの移動が起りやすく、ｉ層中での再結
合はこの移動キヤリヤにより行われ表面での雑音
成分はいぜんとして存在し、大幅な低減は望めな
い。
本発明者らはこのような問題に鑑み、ｐ形チヤ
ンネル領域６の導電形と反対導電形のｎ層をチヤ
ンネル領域６表面全域に形成することを考察し
た。しかるにこの構造においては表面ｎ層はソー
ス、ドレイン間の耐圧低下を防ぐため低濃度とす
る必要がある。この低濃度のｎ層では前述のｉ層
と同様な表面再結合ノイズの影響を受けるととも
に、チヤンネル領域６との境面でのPN接合にお
ける空乏層の広がりが表面ｎ層、チヤンネル領域
６の両方に及ぶ為、チヤンネルの深さの制御が行
ない難く、飽和ドレイン電流ＩDSSのバラツキが
非常に大きくなり好ましくない。一方表面チヤン
ネル領域６表面に高濃度n+層を形成すれば、表
面再結合ノイズの影響がなくなり、しかも空乏層
がチヤンネル領域６方向にしか伸びないためチヤ
ンネル深さの制御が行いやすい利点はあるもの
の、ソース３、ドレイン４間の耐圧が低くなり実
用に供しないものとなる。
ンネル領域６の導電形と反対導電形のｎ層をチヤ
ンネル領域６表面全域に形成することを考察し
た。しかるにこの構造においては表面ｎ層はソー
ス、ドレイン間の耐圧低下を防ぐため低濃度とす
る必要がある。この低濃度のｎ層では前述のｉ層
と同様な表面再結合ノイズの影響を受けるととも
に、チヤンネル領域６との境面でのPN接合にお
ける空乏層の広がりが表面ｎ層、チヤンネル領域
６の両方に及ぶ為、チヤンネルの深さの制御が行
ない難く、飽和ドレイン電流ＩDSSのバラツキが
非常に大きくなり好ましくない。一方表面チヤン
ネル領域６表面に高濃度n+層を形成すれば、表
面再結合ノイズの影響がなくなり、しかも空乏層
がチヤンネル領域６方向にしか伸びないためチヤ
ンネル深さの制御が行いやすい利点はあるもの
の、ソース３、ドレイン４間の耐圧が低くなり実
用に供しないものとなる。
そこで、本発明者らはさらにこのような問題点
を検討した結果、特願昭52―102426号にてDC特
性、雑音特性のすぐれた接合形FETを提案し
た。ここで提案した接合形FETの要部の構造を
第３図に示す。すなわち、第４図のFETは、ソ
ース・ドレイン間の表面チヤンネル領域内にこの
領域と反対導電形の高濃度の表面不純物導入領域
をドレインと分離して形成したものである。
を検討した結果、特願昭52―102426号にてDC特
性、雑音特性のすぐれた接合形FETを提案し
た。ここで提案した接合形FETの要部の構造を
第３図に示す。すなわち、第４図のFETは、ソ
ース・ドレイン間の表面チヤンネル領域内にこの
領域と反対導電形の高濃度の表面不純物導入領域
をドレインと分離して形成したものである。
第３図において、１２はｐ形のバツクゲート領
域で、この領域１２内にｎ形チヤンネル領域１３
が形成されており、１４，１５はｎ形高濃度のソ
ース、ドレイン領域である。１６はｐ形高濃度の
表面不純物導入領域で、表面のキヤリヤの流れを
阻止し、雑音を防止する機能を有し、通常ゲート
領域１２と接続されてゲート領域としても働く。
１７は表面酸化膜である。
域で、この領域１２内にｎ形チヤンネル領域１３
が形成されており、１４，１５はｎ形高濃度のソ
ース、ドレイン領域である。１６はｐ形高濃度の
表面不純物導入領域で、表面のキヤリヤの流れを
阻止し、雑音を防止する機能を有し、通常ゲート
領域１２と接続されてゲート領域としても働く。
１７は表面酸化膜である。
この第３図の構造によつて第４図に見られるよ
うに、極端に雑音特性が改善されることがわか
る。第４図において、曲線は高濃度のｐ形領域
１６を設置していない接合形FET、は高濃度
のｐ形領域１６を選択的に設置した接合形FET
の入力換算雑音電圧を示す。の特性からもわか
るように第３図の構造は雑音特性的にはほとんど
問題がなくなつてはいるが、この素子の構造上に
若干の問題がある。すなわち第３図に見られるご
とくチヤンネルとは反対導電形の高濃度領域１６
を設置した場合前述のごとく、ソース１４及びド
レイン１５との十分なる耐圧を得るためには、マ
スク合わせ精度あるいは拡散での入り込みの距離
を考慮した場合、第３図に示した領域１６とソー
ス、ドレイン間の距離ａあるいはｂは現状の技術
水準においては、約４μｍ前後は最低必要であ
る。また領域１６は同様に４μｍ前後必要とな
る。したがつて、ソース及びドレイン間距離は12
μｍを必要としこのために２つの欠点が存在す
る。
うに、極端に雑音特性が改善されることがわか
る。第４図において、曲線は高濃度のｐ形領域
１６を設置していない接合形FET、は高濃度
のｐ形領域１６を選択的に設置した接合形FET
の入力換算雑音電圧を示す。の特性からもわか
るように第３図の構造は雑音特性的にはほとんど
問題がなくなつてはいるが、この素子の構造上に
若干の問題がある。すなわち第３図に見られるご
とくチヤンネルとは反対導電形の高濃度領域１６
を設置した場合前述のごとく、ソース１４及びド
レイン１５との十分なる耐圧を得るためには、マ
スク合わせ精度あるいは拡散での入り込みの距離
を考慮した場合、第３図に示した領域１６とソー
ス、ドレイン間の距離ａあるいはｂは現状の技術
水準においては、約４μｍ前後は最低必要であ
る。また領域１６は同様に４μｍ前後必要とな
る。したがつて、ソース及びドレイン間距離は12
μｍを必要としこのために２つの欠点が存在す
る。
第１の欠点は、高密度化が達成出来ないことで
ある。これはｇｍの小さな単体デバイスにおいて
はさほど問題とならないが、ｇｍの大きなたとえ
ばくし形等の接合形FETのデバイスを製作した
場合、このゲートの長さが長いのは大きな問題と
なる。第２の欠点は、１０なる領域下を通つたキ
ヤリヤが、ソースとの距離が長いために再び表面
を流れ、表面準位、欠陥等のアクチイブ層との反
応により雑音電流が発生するおそれである。
ある。これはｇｍの小さな単体デバイスにおいて
はさほど問題とならないが、ｇｍの大きなたとえ
ばくし形等の接合形FETのデバイスを製作した
場合、このゲートの長さが長いのは大きな問題と
なる。第２の欠点は、１０なる領域下を通つたキ
ヤリヤが、ソースとの距離が長いために再び表面
を流れ、表面準位、欠陥等のアクチイブ層との反
応により雑音電流が発生するおそれである。
本発明は特願昭52―102426号にて提案した接合
形FETにおける以上の欠点を少なくし、より高
密度化を可能とし、雑音性能の向上もはかるもの
である。すなわち、本発明は特願昭52―102426号
の接合形FETにおいて、表面のキヤリヤの流れ
を阻止する高波度表面領域とソース、ドレイン間
に絶縁物領域を形成したことを特徴とするもので
ある。なお、本発明における絶縁物領域の形成は
ソース、ドレイン間の両方であつても、一方であ
つてもよい。
形FETにおける以上の欠点を少なくし、より高
密度化を可能とし、雑音性能の向上もはかるもの
である。すなわち、本発明は特願昭52―102426号
の接合形FETにおいて、表面のキヤリヤの流れ
を阻止する高波度表面領域とソース、ドレイン間
に絶縁物領域を形成したことを特徴とするもので
ある。なお、本発明における絶縁物領域の形成は
ソース、ドレイン間の両方であつても、一方であ
つてもよい。
第５図は本発明にもとづき、ｎチヤンネル
FETとバイポーラ素子とを一体化形成した本発
明の一実施例にかかるICの製造方法を示し、そ
れに従つて本発明を説明する。
FETとバイポーラ素子とを一体化形成した本発
明の一実施例にかかるICの製造方法を示し、そ
れに従つて本発明を説明する。
第５図ａはｐ形、１１１面指数、１〜10Ω−cm
のシリコンウエハー基板１表面に、As又はSbに
より形成されたn+埋込拡散層３１ａ，３１ｂ，
３１ｃが形成された状況を示している。
のシリコンウエハー基板１表面に、As又はSbに
より形成されたn+埋込拡散層３１ａ，３１ｂ，
３１ｃが形成された状況を示している。
しかるのち、基板１上にSicl4を用いたエピタ
キシヤル成長を行わせ、比抵抗0.5〜３Ω−cmの
ｎ形エピタキシヤル層３２を生成し、BBr3ある
いはBcl3よりなるソースから拡散を行い、p+形ア
イソレーシヨン拡散層３３を形成して層３２を島
領域に分離する。この層３３の形成に際してはあ
らかじめ層３３の形成部に高濃度の不純物を拡散
し、、しかるのちさらに不純物を深く熱処理拡散
する。このさらに深く拡散すると同じ工程で
FETのバツクゲート領域、抵抗形成用の領域と
なる島状の領域ｐウエル３４ａ，３４ｃを形成す
る。すなわち、ｐウエル３４ａ，３４ｃは通常の
熱拡散法あるいはイオン注入法の選択的ドーピン
グの後それに続く上記熱処理により形成され比抵
抗は0.5〜数Ω−cm、巾約５μｍであるｂ。
キシヤル成長を行わせ、比抵抗0.5〜３Ω−cmの
ｎ形エピタキシヤル層３２を生成し、BBr3ある
いはBcl3よりなるソースから拡散を行い、p+形ア
イソレーシヨン拡散層３３を形成して層３２を島
領域に分離する。この層３３の形成に際してはあ
らかじめ層３３の形成部に高濃度の不純物を拡散
し、、しかるのちさらに不純物を深く熱処理拡散
する。このさらに深く拡散すると同じ工程で
FETのバツクゲート領域、抵抗形成用の領域と
なる島状の領域ｐウエル３４ａ，３４ｃを形成す
る。すなわち、ｐウエル３４ａ，３４ｃは通常の
熱拡散法あるいはイオン注入法の選択的ドーピン
グの後それに続く上記熱処理により形成され比抵
抗は0.5〜数Ω−cm、巾約５μｍであるｂ。
次にｐウエル３４ａとエピタキシヤル層３２上
に選択的にBBr3、Bcl3，B2O3などのボロンソー
スからの拡散を施し、npnトランジスターのp+形
ベース領域３５とnchFETの低抵抗性のp+形ゲー
トコンタクト部３６を同時に形成するｃ。
に選択的にBBr3、Bcl3，B2O3などのボロンソー
スからの拡散を施し、npnトランジスターのp+形
ベース領域３５とnchFETの低抵抗性のp+形ゲー
トコンタクト部３６を同時に形成するｃ。
しかるのち、POcl3，P2O5等のリンｐソースか
らベース領域３５内にn+形のエミツタ領域３
７、FETのｐウエル３４ａ内にn+形のソース、
ドレイン領域３８，３９、ｐウエル３４ｃ内に抵
抗領域のn+形コンタクト部４０，４１を1.3〜2.0
μｍの深さに選択形成する。この拡散に際して、
あらかじめ高濃度のリンｐを浅く拡散し、しかる
のち所定の温度で熱処理する方法を用いる。この
ときの浅い拡散が終了したのちFETのチヤンネ
ル形成部ならびに抵抗領域形成部にリンｐを拡散
法あるいは100〜150KeV程度のエネルギーのイオ
ン注入法により低濃度にドーピングし、上記熱処
理と同時にリンを拡散して約0.4〜1.0μｍの深さ
の低比抵抗のｎ形チヤンネル領域４２ａ、これと
同一濃度、同一深さのｎ形抵抗領域４２ｃをそれ
ぞれソース、ドレイン間３８，３９ならびにコン
タクト部４０，４１間に形成するｄ。
らベース領域３５内にn+形のエミツタ領域３
７、FETのｐウエル３４ａ内にn+形のソース、
ドレイン領域３８，３９、ｐウエル３４ｃ内に抵
抗領域のn+形コンタクト部４０，４１を1.3〜2.0
μｍの深さに選択形成する。この拡散に際して、
あらかじめ高濃度のリンｐを浅く拡散し、しかる
のち所定の温度で熱処理する方法を用いる。この
ときの浅い拡散が終了したのちFETのチヤンネ
ル形成部ならびに抵抗領域形成部にリンｐを拡散
法あるいは100〜150KeV程度のエネルギーのイオ
ン注入法により低濃度にドーピングし、上記熱処
理と同時にリンを拡散して約0.4〜1.0μｍの深さ
の低比抵抗のｎ形チヤンネル領域４２ａ、これと
同一濃度、同一深さのｎ形抵抗領域４２ｃをそれ
ぞれソース、ドレイン間３８，３９ならびにコン
タクト部４０，４１間に形成するｄ。
次に本発明の特徴とする絶縁物領域となる酸化
膜形成工程に入る。チヤンネル４２及びソース、
ドレイン３８，３９上の一部を残して、、酸化膜
４３及び耐酸化性のSi3N4膜４４で覆い、熱酸化
を高圧酸化法あるいはスチーム酸化法等の比較的
低温によつて行い酸化膜４５を選択的に形成する
ｅ。
膜形成工程に入る。チヤンネル４２及びソース、
ドレイン３８，３９上の一部を残して、、酸化膜
４３及び耐酸化性のSi3N4膜４４で覆い、熱酸化
を高圧酸化法あるいはスチーム酸化法等の比較的
低温によつて行い酸化膜４５を選択的に形成する
ｅ。
その後Si3N4膜４４を除去し、CVD膜等で酸化
膜を形成し開孔拡散工程を経て表面阻止領域とな
るｐ形高濃度表面不純物領域４６を形成するｆ。
膜を形成し開孔拡散工程を経て表面阻止領域とな
るｐ形高濃度表面不純物領域４６を形成するｆ。
その後通常の工程を経て、コンタクト、配線４
７〜５５を実施する。チヤンネル上の金属ゲート
４８は、表面雑音のより一層の低減等接合形
FETの安定化のため設置されているｇ。
７〜５５を実施する。チヤンネル上の金属ゲート
４８は、表面雑音のより一層の低減等接合形
FETの安定化のため設置されているｇ。
前記工程の内、本発明の特徴である領域４５及
び４６について第６図でなおくわしく説明する。
なお領域４５は酸化膜に限らず他の絶縁膜を用い
てもよいことはいうまでもない。
び４６について第６図でなおくわしく説明する。
なお領域４５は酸化膜に限らず他の絶縁膜を用い
てもよいことはいうまでもない。
第６図において４５を形成するためのたとえば
シリコンナイトライド（Si3N4）４４等の開孔面積
は前述したごとく、基準として４μｍをとり、そ
のセンターをチヤンネル４２ａ及びソース領域３
８の境界位置におくと、ｃなる距離は約２μｍに
設定出来る。またドレイン側の距離ｅも約２μｍ
となる。この際距離ｃ及びｅはそれぞれ補完の関
係にあり、マスクずれが生じた時、ｃが増加した
場合はｅが減少することになり、ｃとｅの加算値
は常に一定なる。ｃとｅにより残されたｄは、高
濃度不純物領域４６の長さを示しているが、この
場所への拡散は、４５なる酸化膜があるため、ｅ
とｃとチヤンネル長の関係により一義的に定めら
れ、この領域４６への開孔長によらない。を
４μｍと基準寸法に取つても、ｄは２μｍ程度に
設定出来、いわゆる自己整合（セルフ・アライメ
ント）的に設定出来る。
シリコンナイトライド（Si3N4）４４等の開孔面積
は前述したごとく、基準として４μｍをとり、そ
のセンターをチヤンネル４２ａ及びソース領域３
８の境界位置におくと、ｃなる距離は約２μｍに
設定出来る。またドレイン側の距離ｅも約２μｍ
となる。この際距離ｃ及びｅはそれぞれ補完の関
係にあり、マスクずれが生じた時、ｃが増加した
場合はｅが減少することになり、ｃとｅの加算値
は常に一定なる。ｃとｅにより残されたｄは、高
濃度不純物領域４６の長さを示しているが、この
場所への拡散は、４５なる酸化膜があるため、ｅ
とｃとチヤンネル長の関係により一義的に定めら
れ、この領域４６への開孔長によらない。を
４μｍと基準寸法に取つても、ｄは２μｍ程度に
設定出来、いわゆる自己整合（セルフ・アライメ
ント）的に設定出来る。
以上のことから、ｃ，ｄ，ｅは基準マスク寸法
を４μｍとしても、それぞれ２μｍになり、ｃ，
ｄ，ｅの加算が６μｍとなり、第３図の場合の12
μｍと比して約半分となる。また、基準寸法を２
μｍにすれば、それぞれ半分にすることができ
る。さらに、第６図から明らかなように、４５な
る酸化膜は、反転領域すなわち領域４６より深く
形成されているが、これは３８，３９なるソー
ス、ドレインと十分なる耐圧を持つために必要で
ある。また領域４６をゲートとして用いると、領
域４６により形成された空乏層は領域４６の濃度
が高いため、ほぼチヤンネル領域４２ａのみに広
がり、ほぼ酸化膜４５と領域４６の深さの差をう
めるようになる。
を４μｍとしても、それぞれ２μｍになり、ｃ，
ｄ，ｅの加算が６μｍとなり、第３図の場合の12
μｍと比して約半分となる。また、基準寸法を２
μｍにすれば、それぞれ半分にすることができ
る。さらに、第６図から明らかなように、４５な
る酸化膜は、反転領域すなわち領域４６より深く
形成されているが、これは３８，３９なるソー
ス、ドレインと十分なる耐圧を持つために必要で
ある。また領域４６をゲートとして用いると、領
域４６により形成された空乏層は領域４６の濃度
が高いため、ほぼチヤンネル領域４２ａのみに広
がり、ほぼ酸化膜４５と領域４６の深さの差をう
めるようになる。
以上述べて来たように本発明は、低雑音接合形
FETを実現し、かつその欠点である低密度化を
大巾に減少させることができ、高密度接合形
FETの実現に大きく寄与し、集積化に極めて好
都合であるとともに高周波用としても好適であ
る。
FETを実現し、かつその欠点である低密度化を
大巾に減少させることができ、高密度接合形
FETの実現に大きく寄与し、集積化に極めて好
都合であるとともに高周波用としても好適であ
る。
第１，２図はバツクゲート構造のFETの構造
断面図、第３図は本発明者らが特願昭52―102426
号にて提案した低雑音FETの要部構造断面図、
第４図は本発明者が試作したｎ―chFETの雑音
特性図、第５図ａ〜ｇは本発明の一実施例にかか
るｎ―chFHTの組込まれたICの製造工程図、第
６図は本発明の高密度化されたFETの要部構造
断面図である。 １……ｐ形シリコン基板、３２……ｎ形エピタ
キシヤル層、３４ａ，３４ｃ……ｐウエル、３５
……ベース領域、３８，３９……ｎ形ソース、ド
レイン領域、４２ａ……ｎ形チヤンネル領域、４
５……酸化膜、４６……ｐ形高濃度表面不純物領
域。
断面図、第３図は本発明者らが特願昭52―102426
号にて提案した低雑音FETの要部構造断面図、
第４図は本発明者が試作したｎ―chFETの雑音
特性図、第５図ａ〜ｇは本発明の一実施例にかか
るｎ―chFHTの組込まれたICの製造工程図、第
６図は本発明の高密度化されたFETの要部構造
断面図である。 １……ｐ形シリコン基板、３２……ｎ形エピタ
キシヤル層、３４ａ，３４ｃ……ｐウエル、３５
……ベース領域、３８，３９……ｎ形ソース、ド
レイン領域、４２ａ……ｎ形チヤンネル領域、４
５……酸化膜、４６……ｐ形高濃度表面不純物領
域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成された接合形電界効果ト
ランジスタの一方の導電形のゲート領域となる半
導体層内に選択的に形成された他方の導電形の上
記トランジスタのソース、ドレイン領域と少くと
も上記ソース・ドレイン領域を接続するごとく上
記半導体層内にその表面からソース、ドレイン領
域よりも浅く形成された他方の導電形の上記トラ
ンジスタの低抵抗性表面チヤンネル領域と、この
チヤンネル領域内に選択的に上記ドレイン領域と
分離形成された一方の導電形の高濃度の表面不純
物導入領域と、この表面不純物導入領域と上記ソ
ース又はドレイン領域間に選択的に上記導入領域
よりも深く上記ソース又はドレイン領域と導入領
域に接して形成された絶縁物領域と、上記チヤン
ネル領域表面に絶縁膜を介して形成されたゲート
電極を備えたことを特徴とする半導体装置。 ２ 半導体基板上に選択的にバイポーラ半導体素
子が一体に作成されてなることを特徴とする特許
請求の範囲第１項に記載の半導体装置。 ３ 高濃度の表面不純物領域がゲート領域と接続
されてなることを特徴とする特許請求の範囲第１
項に記載の半導体装置。 ４ 半導体層がＰウエルよりなることを特徴とす
る特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5922778A JPS54150091A (en) | 1978-05-17 | 1978-05-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5922778A JPS54150091A (en) | 1978-05-17 | 1978-05-17 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54150091A JPS54150091A (en) | 1979-11-24 |
| JPS6135713B2 true JPS6135713B2 (ja) | 1986-08-14 |
Family
ID=13107270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5922778A Granted JPS54150091A (en) | 1978-05-17 | 1978-05-17 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54150091A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637269A (ja) * | 1992-07-17 | 1994-02-10 | Mitsubishi Electric Corp | 接合型電界効果トランジスタ、その接合型電界効果トランジスタを含む半導体記憶装置およびそれらの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729065B2 (ja) * | 1973-10-01 | 1982-06-21 | ||
| JPS5124874A (ja) * | 1974-08-23 | 1976-02-28 | Nippon Telegraph & Telephone | Setsugogatadenkaikokatoranjisuta |
-
1978
- 1978-05-17 JP JP5922778A patent/JPS54150091A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54150091A (en) | 1979-11-24 |
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