JPS6222464B2

JPS6222464B2 -

Info

Publication number: JPS6222464B2
Application number: JP53059228A
Authority: JP
Inventors: Toyoki Takemoto; Haruyasu Yamada; Michihiro Inoe; Hideaki Sadamatsu
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1978-05-17
Filing date: 1978-05-17
Publication date: 1987-05-18
Also published as: JPS54150092A

Description

【発明の詳細な説明】本発明は半導体装置に関し、とくに低雑音の接
合形電界効果トランジスタ（接合形FET）構造
並びにバイポーラ半導体素子と一体形成された半
導体集積回路（IC）構造に関するものである。

接合形FETは２乗特性などバイポーラ素子に
ない特徴を有し、音響分野を始めとして各分野で
使用されるに至つており、最近このFETとバイ
ポーラ素子を一体に組込んだ集積回路（IC）が
必要とされ、これらを一体化する試みが行われて
いる。

この目的の一つはFETを導入することによ
り、入力インピーダンスの増加による混変調の減
少や、低雑音性Ｏバイヤス動作による部品点数の
削減を可能にするなどの回路的な自由度の増加を
可能とすることで、FETを一体化構成してIC化
することにより、単体のFETを用いる場合に比
べ占有面積の低減とコストダウン、相互結線部等
に誘起される雑音が減少する利益を得ることがで
きる。

従来FETとバイポーラ素子を一体化構成した
ICはpch形FETを用いたものにかぎり市場に存在
しており、主にオペアンプ用として開発されてい
た。この理由はnch形は製作が困難な上、後述す
るごとく雑音特性が良好でないことによつてお
り、さらに＋，−の電源を使用することが許容さ
れるオペアンプではFETのソースを−に引き下
げることによりpch FETの使用が可能なためで
ある。

ところで、エピタキシヤル成長層内にゲート拡
散領域を作り込む通常の上部ゲート構造のFET
はチヤンネル厚みがエピタキシヤル層の厚みとゲ
ート拡散領域の拡散深さの差によつて決定され、
それらの厳密な制御が必要とされる。一方、集積
回路におけるバイポーラトランジスタのベース巾
決定は微妙な熱処理時間の配分によつて行われ、
それによつて望ましいhfe（電流増幅率）を得て
いる。したがつて、チヤンネル厚みとベース巾の
微妙な制御とは熱処理条件内に共存出来ず上記通
常のFETとバイポーラ素子とのIC化は極めて困
難である。

そこで、バイポーラ素子と一体化にIC化され
るFETとしては第１図に示すバツクゲート構造
のものが採用される。第１図はバイポーラ素子と
集積回路内で一体化される従来のpch FETを示
している。すなわち、ICでは、チヤンネル領域
の形成が、バイポーラトランジスタのベース巾が
変化するほどの熱処理を行うことなく可能となり
かつDC的に安定な特性を得ることができる表面
チヤンネル、バツクゲート構造のFETが採用さ
れる。

第１図はこのバツクゲート構造の一般的構造を
示し、１はｐ形基体で、２はｐ形基体１上に形成
されたｎ形１〜３Ω−cmのエピタキシヤル層より
なるバツクゲート領域であり、３，４はｐ⁺拡散
層よりなるソース、ドレイン領域でｎ形エピタキ
シヤル層２内に形成されるバイポーラトランジス
タのベース領域（図示せず）と同時に形成され
る。５はｎ⁺拡散ゲートコンタクト領域である。
６は低濃度のｐ形チヤンネル領域でエピタキシヤ
ル層２上面からイオン注入法により制御性よく形
成される。７は熱酸化膜で、８_S，８_D，８_Gはそ
れぞれソース３、ドレイン４、ゲート５の金属電
極である。このFETの動作は、チヤンネル領域
６のコンダクタンス制御をゲート領域２で行うこ
とによりなされる。つまりゲート電極８_Gにバイ
アス電圧を加えることにより、チヤンネル領域６
の裏面よりバイアス電圧が加えられコンダクタン
ス制御が行なわれる。この様な接合形FETはチ
ヤンネル領域６が上面に形成されているので、チ
ヤンネルの深さ及び濃度はエピタキシヤル層２の
厚さ及び濃度に強く依存せず、上面からドーブす
る不純物量にほぼ一義的に決定される利点があ
り、イオン注入法等を用いて形成すれば非常に高
精度な低抵抗チヤンネルを形成出来る。

しかしながらこの素子にも重大なる欠点が存在
している。つまりチヤンネル領域６中の走行キヤ
リヤが、チヤンネル領域６下方からのゲートバイ
アス電圧により制御されるので、チヤンネル領域
６表面近傍をキヤリヤが走り雑音の原因となる。
これは酸化膜７とチヤンネル領域６との界面近傍
では表面準位との電荷の受授、加工歪等の表面で
の欠陥等多くの雑音原因が存在する為である。こ
の欠点を除去すべくチヤンネル領域６表面にキヤ
リヤを流さない様にする方法が考えられている。

すなわち第１の例として第２図に示すFET
は、チヤンネル領域６表面の熱酸化膜７上に電圧
印加電極8chを設けることによつて、チヤンネル
領域６表面に電気的に反転領域９を出現させチヤ
ンネル領域６と熱酸化膜７の境界面で１／ｆ雑音
の原因となる部分にキヤリヤを流さないようにし
たものである。しかしながらこのFETにおいて
チヤンネル領域６中に反転領域９を形成する為に
は、熱酸化膜７厚にもよるが一般に10Vをはるか
に越える大きな電圧が必要となり、通常ICには
不向きである。

また第２の例としてチヤンネル領域６の表面に
真性半導体層（ｉ層）の如き高抵抗層を設け、チ
ヤンネル領域６の表面キヤリヤを流さない方法も
考えられる。この方法においてはｉ層自身の不純
物濃度が低いことからチヤンネル領域６からｉ層
へのキヤリヤの移動が起りやすく、ｉ層中での再
結合はこの移動キヤリヤにより行われ表面での雑
音成分はいぜんとして存在し、大幅な低減は望め
ない。

本発明者らが試作した集積回路にもとづきバツ
クゲート表面チヤンネル形のFETを検討する。
本発明者らは、第１図の構造を基本としｐウエル
内に形成されたnch FET、バイポーラトランジ
スタ、抵抗を一体化したICを試作した。第３図
はこのICを示し、ｎ形埋込領域１０ａ，１０
ｂ，１０ｃの形成されたｐ形半導体基板１上にｎ
形エピタキシヤル層２が形成され、さらにバツク
ゲートとなるｐウエル１１ａ、抵抗形成用のｐウ
エル１１ｂが形成され、ｐウエル１１ａの中にゲ
ートコンタクト領域１２がバイポーラトランジス
タのベース領域１３と同時に形成される。ソー
ス、ドレイン領域１４，１５、抵抗コンタクト領
域１６，１７はトランジスタのエミツタ領域１８
と同時に形成され、１４，１５間に表面チヤンネ
ル領域１９が、１６，１７間に抵抗領域２０が形
成される。２１，２２，２３，２４，２５はそれ
それソース、ドレイン、ゲート、エミツタ、ベー
スの各電極、２６，２７は抵抗電極である。２８
は酸化膜、２９はｐ⁺形分離領域、３０はチヤン
ネル領域１９上のMOSゲート用電極である。。

この第３図のICでは、ｐウエル１１の製作
が、バイポーラトランジスタ製作上の他の熱処理
条件とのバランスの上で導入されているが、ｐウ
エル形成の後はnch FETならびに抵抗の各領域
をバイポーラ素子の各領域の形成と共用して作成
することができる。

このICにおいて、FETは、チヤンネルの比抵
抗にもよるが比抵抗が数ＫΩ／口、チヤンネル厚
さが0.1〜0.4μｍ程度であるとき、Ｖ_p（ピンチ
オフ電圧）、Ｉ_DSS（ドレイン飽和電流）、ｑ_n（相
互コンダクタンス）などのDCパラメータ、バイ
ポーラトランジスタのｈ_fe，Ｖ_CBO，Ｖ_CEOなどは
特性値として満足するものが得られた。しかるに
本発明者らは第３図のFETの雑音性能を検討し
た結果、全周波数範囲にわたつて雑音が大きく、
特に、１／ｆ雑音が大で10Hz近傍では入力換算雑
音電圧は１μＶ／√Hzを越えるチツプも存在し、
pch FETよりも悪いことが判明した。これは、
チヤンネルの表面をキヤリアが走行するため、主
に酸化膜シリコン面に存在するトラツプでの電荷
の受授、表面の結晶欠陥による表面雑音を生じる
ことによると思われる。さらにＭＳゲートを設
けても雑音性能が悪く、特にpch形に比べnch形
は低周波領域での特性が悪い。これは理論的には
定説はないが、チヤンネル内のキヤリアの種類に
関係しているように思われる。このように表面
ch形のFETは雑音的に望ましくないことが思い
出された。

以上述べて来たように本発明者らは、単体素子
の接合形FETの製作条件の検討からDC特性のバ
ラツキを少なくさせるためには、チヤネルの深さ
及びゲートの深さは深くしてはいけないこと及び
表面部分をキヤリアを走行させると雑音特に１／
ｆ雑音が増加すること、MOSゲートを付設して
も多大な電圧が必要なことを見い出した。またバ
イポーラ素子と一体化構成する時、FETとして
DC特性的に安定な特性を得るためには熱処理条
件として高温にする必要のないバツクゲート形が
必要であるが、この素子は雑音特性的に悪く、主
に１／ｆ雑音が大きく実用的に問題があり、さら
に、良好な抵抗体の形成も困難で音響機器等の各
種電子機器に好適な一体化ICを得ることは困難
なことが判明した。

そこで、表面チヤネル領域１９の表面全面にチ
ヤンネルとは反対導電形の表面でのキヤリア流れ
を阻止する反転層をもうけることが考えられる
が、反転層が高濃度の不純物領域の場合は、ドレ
イン−ゲート間及びソース−ゲート間の耐圧が低
く、通常使用条件では破壊される可能性が多い。
また反転層が低濃度の場合は、ゲートに電圧を印
加した場合の空乏層の広がりが、チヤネル方向で
なく、反転層内部にも広がり、反転層を上部ゲー
トとして用いた場合ゲート電圧による制御能率が
低く、したがつて相互コンダクタンスｇ_nが低
く、かつ空乏層が反転層及びチヤネル両方に及ぶ
ためドレイン電流Ｉ_Dのバラツキが大きくなる。
そしてこの上部ゲートが低濃度のため、必然的に
高抵抗となり、このためゲート入力抵抗の増加に
よる熱雑音がきわめて増加する欠点を有してい
る。

そこで、このような点に鑑み、本発明者らは特
願昭52−102426号にてDC特性、雑音特性がすぐ
れ集積化に好適な接合形FETを提案した。この
FETはソース、ドレイン領域間の表面チヤンネ
ル領域（たとえば第３図の１９）内にこの領域と
反対導電形の高濃度の表面不純物導入領域をドレ
インと分離して形成したものである。この構造に
よれば雑音の原因となる表面のキヤリアを阻止で
き、チヤンネルと反対導電形の高濃度の表面不純
物領域がドレインと分離しているため高濃度とす
ることができてその抵抗は非常に小さく出来るた
め、入力抵抗による熱雑音成分はほとんど無視出
来る。第４図の曲線Ｉはこの特願昭52−102426号
にて提案されたFETの雑音特性を示すが、部分
的な高濃度表面領域の存在により、第３図の
FETより数ＫHz前後の雑音で１〜2nV／√Hzの値
が得られている。

しかしながらこの構造においても若干の欠点が
ある。それは10Hz前後の雑音電圧の上昇である。
これは主にゲート領域としても用いられる高濃度
表面領域とソース、ドレイン間の表面全体が、先
にのべたように耐圧向上のために高濃度領域で覆
われていないことに起因している。

そこで、本発明はさらにこの低周波領域での雑
音特性を向上させるため、ドレイン並びにソース
領域と高濃度反転領域の間に低濃度反転領域を加
えたこと特徴とするものである。

nch FETとバイポーラ素子とを一体化形成し
た本発明の一実施例にかかるICの製造方法を第
５図に従つて説明する。

第５図ａはｐ形、（111）面指数、１〜10Ω−cm
のウエハー基板表面に、As又はSbにより形成さ
れたｎ⁺埋込拡散層３１ａ，３１ｂ，３１ｃが形
成された状況を示している。

しかるのち、基板１上にSicl₄を用いたエピタ
キシヤル成長を行わせ、比抵抗0.5〜３Ω−cmの
ｎ形エピタキシヤル層３２を生成し、BBr₃ある
いはBcl₃よりなるソースから拡散を行い、ｐ⁺形
アイソレーシヨン拡散層３３を形成して層３２を
島領域に分離する。この層３３の形成に際しては
あらかじめ層３３の形成部に高濃度の不純物を拡
散し、しかるのちさらに不純物を深く熱処理拡散
する。このさらに深く拡散すると同じ工程で
FETのバツクゲート領域、抵抗形成用の領域と
なる島状の領域ｐウエル３４ａ，３４ｃを形成す
る。すなわち、ｐウエル３４ａ，３４ｃは通常の
熱拡散法あるいはイオン注入法の選択的ドーピン
グの後それに続く上記熱処理により形成され比抵
抗は0.5〜数Ω−cm、巾約５μｍである(b)。

次にｐウエル３４ａとエピタキシヤル層３２上
に選択的にBBr₃，Bcl₃、B₂O₃などのボロンソー
スからの拡散を施し、npnトランジスターのｐ⁺
形ベース領域３５と、nch FETの抵抗性のｐ⁺形
ゲートコンタクト部３６を同時に形成する(c)。

しかるのち、POcl₃，P₂O₅等のリン（ｐ）ソー
スからベース領域３５内にｎ⁺形のエミツタ領域
３７、FETのｐウエル３４ａ内にｎ⁺形のソー
ス、ドレイン領域３８，３９、ｐウエル３４ｃ内
に抵抗領域のｎ⁺形コンタクト部４０，４１を1.3
〜2.0μｍの深さに選択形成する。この拡散に際
して、あらかじめ高濃度のリン（ｐ）を浅く拡散
し、しかるのち所定の温度で熱処理する方法を用
いる。このときの浅い拡散が終了したのち、
FETのチヤンネル形成部ならびに抵抗領域形成
部にリン（ｐ）を拡散法あるいは100〜150KeV程
度のエネルギーのイオン注入法により低濃度にド
ーピングし、上記熱処理と同時にリンを拡散して
約0.4〜1.0μｍの深さの低比抵抗のｎ形チヤンネ
ル領域４２ａ、これと同一濃度、同一深さのｎ形
抵抗領域４２ｃをそれぞれソース、ドレイン間３
８，３９ならびにコンタクト部４０，４１間に形
成する(d)。

こうしたのち、本発明の特徴とするｐ形低濃度
領域４３をチヤンネル領域４２ａ表面に形成す
る。この形成はチヤンネル領域４２ａ形成時のマ
スクをそのまま用いてイオン注入法でボロンを注
入し、チヤンネル領域４２ａ表面に選択的にｐ形
低濃度領域４３を形成する。このとき、抵抗領域
４２ｃにも同様にｐ形低濃度領域４４が形成され
るが、この領域４４は浅いため抵抗の特性を大巾
に変化させるほどのものではない。領域４３はチ
ヤンネル表面の電流を阻止するもので、チヤンネ
ル４２ａの形成時にその表面に酸化膜が形成さ
れ、イオン注入によりこの酸化膜を介して制御性
良くたとえば0.05μ以下に浅く形成され、その比
抵抗として数100Ω〜数ＫΩ／口を有する。なお
この領域４３の形成はドープドオキサイド法等を
用いることも可能である。

次に特願昭52−102426号にて提案した表面電流
阻止用の反転層すなわち高濃度不純物導入領域４
５を形成する。この領域４５はチヤンネル領域と
は反対のｐ形でその厚さは500Å〜3000Åのごく
薄い層よりなり、ｐ形のボロン不純物を拡散法、
ドーブドオキサイド法、ドーブドポリシリコン法
などの手段により形成する表面濃度は10¹⁹〜
10²¹／cm³と高濃度を有し、ソース、ドレイン領域
３８，３９とは分離形成され、ゲート領域３４に
までその一部が延びており（図示せず）ｐウエル
３４ａと接続されている(e)。したがつてこの領域
４５の両側のソース、ドレインとの間にｐ形の領
域４３ａ，４３ｂが分離形成された形となる。

しかるのち、通常の集積回路技術にて用いられ
るSiO₂，Al₂O₃等の絶縁膜４６を形成し、所定部
を開孔してソース、ドレイン、ゲート電極４７，
４８，４９、エミツタ、ベース電極５０，５１、
抵抗電極５２，５３を形成し第５図ｆに示すIC
が完成される。なお、５４，５５はチヤンネル領
域４２ａ、抵抗領域４２ｃ上に薄い絶縁膜５６
ａ，５６ｃを介して設置されたゲート電極であ
る。特にAl₂O₃は−の電荷を有しており、ゲート
の印加電圧が小さくてよく好都合である。

さて、まずこうして作成されたICにおいて、
抵抗領域４２ｃより形成される抵抗体はピンチオ
フ電圧Ｖ_pは約10〜30Vが得られ、このICで使用
される5Vの電圧では飽和せず抵抗値も比抵抗200
〜1KΩ／口の高い値を得ることができ、耐圧も
20V〜30Vと高く直線性にすぐれたものであり、
充分使用に供するものである。さらに抵抗体にお
ける電極５５は、拡散領域との反応により酸化絶
縁膜５６ｃがチヤージマツプして耐圧のクリープ
現象などの不安定性および周囲雰囲気による絶縁
膜５４ｃのチヤージアツプにより抵抗値が変わる
ことを防ぐものであり、これにより安定性を向上
させることができた。

第５図ｆのバイポーラnpnトランジスタはｈ_fe
＝90±20，Ｖ_CBO≒60V、Ｖ_CKO≒25Vの通常の性
能を得ることができた。

本構造ICでのFETは、高濃度の表面不純物ド
ーピング領域４５を形成することにより、Ｖ_p＝
0.9±0.2V程度の極めて小くかつバラツキの小さ
いものとすることができた。このように、ピンチ
オフ電圧を小さくできた理由は0.5〜1.0μ程度の
比較的浅い一方の導電形の表面チヤンネル領域り
500Å〜3000Å（0.05μ〜0.3μ）程度の極めて浅
い他方の導電形の表面領域を形成しており、チヤ
ンネル領域がこの表面領域により制御される割合
が極めて大きいためである。

すなわち第６図に示すごとくたとえばチヤンネ
ル領域４２ａの厚さを0.6μ、領域45の厚さを0.1
μとし、ゲート電圧によるチヤンネル領域内への
空乏層の拡がりを0.2μとしそれを破線で示す
と、空乏層は４５の底面および４２ａの底面から
も0.2μずつひろがり、実質的にチヤンネル領域
の厚さは0.1μとなり、領域４５がないバツクゲ
ートのみの場合のチヤンネル厚さ0.4μに比べて
極めて小さくなる。したがつて、領域４５を浅い
チヤンネル領域４２ａ内に設けるとチヤンネル領
域４２ａの制御性が格段に向上しピンチオフ電圧
を小さくすることができる。このように、領域４
５はバツクゲート構造のごとく浅いチヤンネル領
域４２ａの場合に予想以上に大きなチヤンネル制
御効果を得ることが判明した。

さらに、本発明ではｐ形低濃度領域４３ａ，４
３ｂがチヤンネル領域４２ａ表面に形成されてお
り、高濃度領域４５とソース、ドレイン間の表面
チヤンネル電流を阻止できるため、低周波領域で
の１／ｆ雑音を極端に少なくすることができた。
第４図のは第５図ｆのFETにおける雑音性能
を示し、に比べて低周波領域での雑音が低下し
ていることがわかる。

そして、領域４３ａ，４３ｂは低濃度であり、
接合形FETの耐圧は保つことができる。

なお、回路的に接合形FETのゲートをＯバイ
アスにて使用する場合、ソースとゲート間に電圧
が1V前後しか印加されない場合があるが、その
ような目的にそつたデバイス構造としては、ソー
ス及び高濃度表面ゲート領域４５が直接接触して
いることも可能である。このようにした場合に
は、低濃度領域４３は、ドレインと高濃度ゲート
領域間の４３ｂのみがチヤネル表面に存在するこ
とになる（図示せず）。

以上本発明の実施例として、主にＮチヤネル接
合形FETのみを検討してきたが、ｐチヤネルの
場合においてもほぼ同様のことが言える。

以上述べてきたように、本発明によれば他の素
子と集積化しやすいバツクゲート形接合形FET
において、チヤネル表面に、高濃度及び低濃度反
転領域をを設置し、さらに表面チヤンネル上に絶
縁膜を介してゲート電極を設置することにより、
表面雑音の一層の低減ならびに安定性の向上、
１／ｆ並びに熱雑音を著じるしく下げることが出
来た。

【図面の簡単な説明】

第１，２図はバツクゲート構造のFETの構造
断面図、第３図は本発明者らが試作したnch−
FETを組込んだICの部分断面図、第４図は本発
明者らの試作にかかるFETと本発明にかかる
FETの雑音特性曲線図、第５図ａないしｆは本
発明の一実施例にかかるnch−FETの組込まれた
ICの製造工程図、第６図は第５図のFETの要部
構造図である。３２……ｎ形エピタキシヤル層、３４ａ……ｐ
ウエル（バツクゲート領域）、３４ｃ……ｐウエ
ル、３５，３７……ベース、エミツタ領域、３８
……ソース領域、３９……ドレイン領域、４２ａ
……ｎ形チヤンネル領域、４３，４３ａ，４３ｃ
……ｐ形低濃度表面領域、４５……表面ｐ形高濃
度不純物導入領域。

Claims

【特許請求の範囲】１半導体基板上に形成された接合形電界効果ト
ランジスタの一方の導電形のゲート領域となる半
導体層内に選択的に形成された上記トランジスタ
の他方の導電形のソース、ドレイン領域と、少く
とも上記ソース、ドレイン領域を接続するごとく
上記半導体層内にその表面からソース、ドレイン
領域よりも浅く形成された他方の導電形の低抵抗
性表面チヤンネル領域と、このチヤンネル領域内
に選択的に上記ソース、ドレイン領域と分離形成
され、上記接合形電界効果トランジスタのゲート
を高濃度化するために設けられた一方の導電形の
高濃度の表面不純物導入領域と、この表面不純物
導入領域と上記ドレイン領域間の上記チヤンネル
領域の表面に上記導入領域とドレイン領域に接し
て形成された一方の導電形の低濃度領域と、上記
チヤンネル領域表面に絶縁膜を介して形成された
ゲート電極とを備えたことを特徴とする半導体装
置。２半導体層内にバイポーラ半導体素子が形成さ
れてなることを特徴とする特許請求の範囲第１項
に記載の半導体装置。３高濃度の表面不純物領域がゲート領域と接続
されてなることを特徴とする特許請求の範囲第１
項に記載の半導体装置。４半導体層がＰウエルよりなることを特徴とす
る特許請求の範囲第１項に記載の半導体装置。