JPS6136389B2 - - Google Patents
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- Publication number
- JPS6136389B2 JPS6136389B2 JP52070642A JP7064277A JPS6136389B2 JP S6136389 B2 JPS6136389 B2 JP S6136389B2 JP 52070642 A JP52070642 A JP 52070642A JP 7064277 A JP7064277 A JP 7064277A JP S6136389 B2 JPS6136389 B2 JP S6136389B2
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- JP
- Japan
- Prior art keywords
- region
- semiconductor region
- semiconductor
- electrode
- gate
- Prior art date
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にプレナー型の２重拡
散型縦型絶縁ゲート電界効果トランジスタに係わ
る。
散型縦型絶縁ゲート電界効果トランジスタに係わ
る。
第１図は従来のプレナー型の２重拡散型の縦型
絶縁ゲート電界効果トランジスタの断面図で、第
２図はその−線より見た上面図である。図示
の例はＮチヤンネル型の場合を示し、この場合Ｎ
型のドレイン領域１を構成する半導体基体２が設
けられ、この領域１の表面１ａ即ち基体２の１主
面に臨んでＰ型のベース領域３とＮ型のソース領
域４とが形成されて成る。これらベース領域３と
ソース領域４とは少なくとも、そのゲート部を構
成する側の縁部が共通とされた例えばSiO2より
成る拡散マスクの拡散窓を通じて所謂２重拡散に
よつて順次拡散法によつて形成される。又、これ
ら領域３及び４の拡散に先立つて例えば選択的拡
散によつてベース領域３の少なくとも１部の底部
と接してベース枠領域５が形成される。このベー
ス枠領域５は、例えば四角環状等の適当形状の環
状の外周枠部と、これら外周環状枠部に取り囲ま
れた部分に櫛歯状、或いは格子状等を有する内枠
部が設けられ、これら外周環状部と内枠部との互
いの対向部に沿つて枠領域５の互いに対向する内
方に向つて突出するように、上述した２重拡散法
によつてベース領域３が選択的に拡散され、続い
てベース領域３より浅い拡散によつてソース領域
４が選択的に拡散される。
絶縁ゲート電界効果トランジスタの断面図で、第
２図はその−線より見た上面図である。図示
の例はＮチヤンネル型の場合を示し、この場合Ｎ
型のドレイン領域１を構成する半導体基体２が設
けられ、この領域１の表面１ａ即ち基体２の１主
面に臨んでＰ型のベース領域３とＮ型のソース領
域４とが形成されて成る。これらベース領域３と
ソース領域４とは少なくとも、そのゲート部を構
成する側の縁部が共通とされた例えばSiO2より
成る拡散マスクの拡散窓を通じて所謂２重拡散に
よつて順次拡散法によつて形成される。又、これ
ら領域３及び４の拡散に先立つて例えば選択的拡
散によつてベース領域３の少なくとも１部の底部
と接してベース枠領域５が形成される。このベー
ス枠領域５は、例えば四角環状等の適当形状の環
状の外周枠部と、これら外周環状枠部に取り囲ま
れた部分に櫛歯状、或いは格子状等を有する内枠
部が設けられ、これら外周環状部と内枠部との互
いの対向部に沿つて枠領域５の互いに対向する内
方に向つて突出するように、上述した２重拡散法
によつてベース領域３が選択的に拡散され、続い
てベース領域３より浅い拡散によつてソース領域
４が選択的に拡散される。
このようにしてベース領域３によつて取り囲ま
れた部分にドレイン領域１の表面１ａが臨むよう
になされ、この基体表面におけるドレイン領域１
とソース領域４とがベース領域３を介して対向す
るようになされ、この対向部においてゲート部が
構成される。即ち、ソース領域４とドレイン領域
１間に挾まれるベース領域３上に所要の厚さを有
するSiO2より成るゲート絶縁層６が被着され、
これの上にゲート電極７が被着される。
れた部分にドレイン領域１の表面１ａが臨むよう
になされ、この基体表面におけるドレイン領域１
とソース領域４とがベース領域３を介して対向す
るようになされ、この対向部においてゲート部が
構成される。即ち、ソース領域４とドレイン領域
１間に挾まれるベース領域３上に所要の厚さを有
するSiO2より成るゲート絶縁層６が被着され、
これの上にゲート電極７が被着される。
又、ソース領域４のゲート部とは反対側には隣
り合うソース領域４に差し渡るように、ベース領
域３及びその枠領域５上を含んでソース電極８が
オーミツクに被着される。レイン領域１に対する
電極取り出しは、基体２の他方の主面側に高濃度
領域９が設けられ、ここに図示しないがドレン電
極が配置される。Ｄ，Ｇ及びＳは夫々ドレイン、
ゲート及びソース端子を示す。
り合うソース領域４に差し渡るように、ベース領
域３及びその枠領域５上を含んでソース電極８が
オーミツクに被着される。レイン領域１に対する
電極取り出しは、基体２の他方の主面側に高濃度
領域９が設けられ、ここに図示しないがドレン電
極が配置される。Ｄ，Ｇ及びＳは夫々ドレイン、
ゲート及びソース端子を示す。
このような構成による絶縁ゲート型電界効果ト
ランジスタは、プレナー型構成をとるので量産的
に製造し得るという利益を有する。又そのベース
領域３及びソース領域４を所謂２重拡散型構成と
したので両者の拡散の深さの差によつてチヤンネ
ル長を規定出来るため充分小なるチヤンネル長を
得ることができ、高周波特性の向上を計ることが
できる。更に、縦型構造としたことによつて、所
謂３極管特性の電界効果トランジスタを構成し得
るものであるが上述の構造による場合２次降伏
（２次ブレークダウン）が生ずる場合があるとい
う欠点がある。
ランジスタは、プレナー型構成をとるので量産的
に製造し得るという利益を有する。又そのベース
領域３及びソース領域４を所謂２重拡散型構成と
したので両者の拡散の深さの差によつてチヤンネ
ル長を規定出来るため充分小なるチヤンネル長を
得ることができ、高周波特性の向上を計ることが
できる。更に、縦型構造としたことによつて、所
謂３極管特性の電界効果トランジスタを構成し得
るものであるが上述の構造による場合２次降伏
（２次ブレークダウン）が生ずる場合があるとい
う欠点がある。
即ち、上述の構成による装置に於いては、ベー
ス領域の格子状或いは櫛状の各目内においてはこ
のベース領域とドレイン領域内に逆方向電圧が印
加されることによつて生じる空乏層がドレイン領
域内にその両側から広がるので、基体内部におけ
る電界は比較的弱められてその耐圧は高いが、こ
のベース領域の枠領域５の外周縁の表面に延在す
る周縁部５ａ即ち、PN接合表面においては、そ
の耐圧が破れやすい。今、例えば第２図に符号Ａ
で示す点においてブレークダウンが生じた場合を
考えると、このプレータダウンによる電流は破線
Ｂで示す通路をたどつてソース電極８に流れる。
したがつて今、この通路Ｂにおいて分布抵抗Ｒが
存在すると、このブレークダウン電流の流れに伴
つて電圧降下が生じ、これによつてベース領域３
とソース領域４との間のPN接合の一部が順方向
にバイアスされ、ドレイン領域１とベース領域３
とソース領域４とによつて寄生NPNトランジス
タが生じてしまい、ベース領域３からソース領域
４への注入電流によつてこのトランジスタがオン
してしまう。即ち２状ブレークダウンが生ずる。
即ち、そのドレイン・ソース間電圧ＶDS−ドレイ
ン電流ＩD特性が第３図に示すようになる。
ス領域の格子状或いは櫛状の各目内においてはこ
のベース領域とドレイン領域内に逆方向電圧が印
加されることによつて生じる空乏層がドレイン領
域内にその両側から広がるので、基体内部におけ
る電界は比較的弱められてその耐圧は高いが、こ
のベース領域の枠領域５の外周縁の表面に延在す
る周縁部５ａ即ち、PN接合表面においては、そ
の耐圧が破れやすい。今、例えば第２図に符号Ａ
で示す点においてブレークダウンが生じた場合を
考えると、このプレータダウンによる電流は破線
Ｂで示す通路をたどつてソース電極８に流れる。
したがつて今、この通路Ｂにおいて分布抵抗Ｒが
存在すると、このブレークダウン電流の流れに伴
つて電圧降下が生じ、これによつてベース領域３
とソース領域４との間のPN接合の一部が順方向
にバイアスされ、ドレイン領域１とベース領域３
とソース領域４とによつて寄生NPNトランジス
タが生じてしまい、ベース領域３からソース領域
４への注入電流によつてこのトランジスタがオン
してしまう。即ち２状ブレークダウンが生ずる。
即ち、そのドレイン・ソース間電圧ＶDS−ドレイ
ン電流ＩD特性が第３図に示すようになる。
本発明は、上述したような半導体装置におい
て、この２次ブレークダウンの発生を効果的に回
避するようになすものである。
て、この２次ブレークダウンの発生を効果的に回
避するようになすものである。
第４図及び第５図は本発明装置の一例の断面図
とそのＶ−Ｖ線上における上面図を示す。図示の
例では第１図と第２図に説明したと同様にＮチヤ
ンネル型電界効果トランジスタ構成を有する場合
に適用したもので、第４図及び第５図において第
１図と第２図とに対応する部分においては同一符
号を付す。
とそのＶ−Ｖ線上における上面図を示す。図示の
例では第１図と第２図に説明したと同様にＮチヤ
ンネル型電界効果トランジスタ構成を有する場合
に適用したもので、第４図及び第５図において第
１図と第２図とに対応する部分においては同一符
号を付す。
本発明においては、第１導電型、本例において
はＮ型の第１の半導体領域、即ちドレイン領域１
の表面１ａに臨んで、選択的に第２導電型、即ち
Ｐ型の第２の半導体領域、即ちベース領域３と、
これより浅い第１導電型、即ちＮ型の第３の半導
体領域即ちソース領域４との２重拡散領域が設け
られる。又、この場合においても、第１図及び第
２図に説明したと同様に例えば環状パターンの外
周枠部と、その内部に存する格子状或いは櫛歯状
等の屈曲パターン状の内枠部とより成るベース領
域３の枠領域５が設けられる。更に、前述したと
同様に第１及び第２の半導体領域１及び４間の第
２半導体領域３上にゲート絶縁層６を介してゲー
ト電極７が設けられ、領域１の表面に図示しない
がドレイン電極が配される。そして、特に本発明
においては、ベース領域３の外周縁即ち枠領域５
の外周縁５ａの全周域に沿つて、第５図中に斜線
を付して示すようにベース領域３若しくは領域５
上にオーミツクに電極１０を被着し、これにソー
ス領域４と同一の電位を与える。これがため、例
えば電極１０を少くともその一部において、外側
部のソース領域４上に跨つてオーミングに接触さ
せる。或いは第５図に示すように電極１０は、領
域５、又は領域５及び３上にオーミツク接触をも
つて被着し、ソース電極１０に外部導電体によつ
て電気的に接続するようになすこともできる。
又、必要に応じて領域５の周縁部５ａの全周に渡
つて跨るように、基体２の表面に形成された
SiO2等の表面不活性化用絶縁層１１を介して第
６図又は第７図に示すように電極１０若しくはゲ
ート電極の延長部、又はゲート電極７に電気的に
接続された電極を延在させこれに印加されるソー
ス又はゲート電圧による電界効果によつて、周縁
部５ａにおけるPN接合よりの空乏層を実質的に
広げるようにして更に耐圧の向上を計るようにな
すこともできる。
はＮ型の第１の半導体領域、即ちドレイン領域１
の表面１ａに臨んで、選択的に第２導電型、即ち
Ｐ型の第２の半導体領域、即ちベース領域３と、
これより浅い第１導電型、即ちＮ型の第３の半導
体領域即ちソース領域４との２重拡散領域が設け
られる。又、この場合においても、第１図及び第
２図に説明したと同様に例えば環状パターンの外
周枠部と、その内部に存する格子状或いは櫛歯状
等の屈曲パターン状の内枠部とより成るベース領
域３の枠領域５が設けられる。更に、前述したと
同様に第１及び第２の半導体領域１及び４間の第
２半導体領域３上にゲート絶縁層６を介してゲー
ト電極７が設けられ、領域１の表面に図示しない
がドレイン電極が配される。そして、特に本発明
においては、ベース領域３の外周縁即ち枠領域５
の外周縁５ａの全周域に沿つて、第５図中に斜線
を付して示すようにベース領域３若しくは領域５
上にオーミツクに電極１０を被着し、これにソー
ス領域４と同一の電位を与える。これがため、例
えば電極１０を少くともその一部において、外側
部のソース領域４上に跨つてオーミングに接触さ
せる。或いは第５図に示すように電極１０は、領
域５、又は領域５及び３上にオーミツク接触をも
つて被着し、ソース電極１０に外部導電体によつ
て電気的に接続するようになすこともできる。
又、必要に応じて領域５の周縁部５ａの全周に渡
つて跨るように、基体２の表面に形成された
SiO2等の表面不活性化用絶縁層１１を介して第
６図又は第７図に示すように電極１０若しくはゲ
ート電極の延長部、又はゲート電極７に電気的に
接続された電極を延在させこれに印加されるソー
ス又はゲート電圧による電界効果によつて、周縁
部５ａにおけるPN接合よりの空乏層を実質的に
広げるようにして更に耐圧の向上を計るようにな
すこともできる。
上述したように本発明によれば、ベース領域の
周縁部とソース領域とを同電位としたのでこの周
縁表面５ａにおいて、ブレークダウンが生じて
も、これによつて冒頭に述べたような、ベース領
域とソース領域との間のPN接合に順方向電圧が
与えられるような現象を回避できるので第３図に
述べたような２次ブレークダウンの現象を効果的
に回避し得るものである。
周縁部とソース領域とを同電位としたのでこの周
縁表面５ａにおいて、ブレークダウンが生じて
も、これによつて冒頭に述べたような、ベース領
域とソース領域との間のPN接合に順方向電圧が
与えられるような現象を回避できるので第３図に
述べたような２次ブレークダウンの現象を効果的
に回避し得るものである。
第１図は従来の半導体装置の一例の拡大断面
図、第２図はその−線上の断面図、第３図は
２次ブレークダウンの説明に供する特性曲線図、
第４図は本発明装置の一例の拡大断面図、第５図
はそのＶ−Ｖ線上の上面図、第６図及び第７図は
夫々本発明装置の他の例の拡大断面図である。 １は第１半導体領域、３は第２半導体領域、４
は第３半導体領域、５は第２半導体領域の枠領
域、２は半導体基体、６はゲート絶縁層、７はゲ
ート電極、８はソース電極、１０は電極である。
図、第２図はその−線上の断面図、第３図は
２次ブレークダウンの説明に供する特性曲線図、
第４図は本発明装置の一例の拡大断面図、第５図
はそのＶ−Ｖ線上の上面図、第６図及び第７図は
夫々本発明装置の他の例の拡大断面図である。 １は第１半導体領域、３は第２半導体領域、４
は第３半導体領域、５は第２半導体領域の枠領
域、２は半導体基体、６はゲート絶縁層、７はゲ
ート電極、８はソース電極、１０は電極である。
Claims (1)
- １ 第１導電型の第１の半導体領域の表面に臨ん
で選択的に第２導電性の第２の半導体領域と、こ
れより浅い第１導電型の第３の半導体領域との２
重拡散領域と、上記第１及び第３の半導体領域間
の上記第２の半導体領域上にゲート絶縁層を介し
てゲート電極が被着されたゲート部を有し、上記
第２の半導体領域が環状の外周枠部と該環状の外
周枠部に取り囲まれた櫛歯状或いは格子状等の屈
曲パターン状部からなる第２導電型の第４の半導
体領域に接し、該第４の半導体領域の全外周縁に
沿つて電気的に上記第３の半導体領域と短絡する
電極を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064277A JPS545674A (en) | 1977-06-15 | 1977-06-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064277A JPS545674A (en) | 1977-06-15 | 1977-06-15 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS545674A JPS545674A (en) | 1979-01-17 |
| JPS6136389B2 true JPS6136389B2 (ja) | 1986-08-18 |
Family
ID=13437495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7064277A Granted JPS545674A (en) | 1977-06-15 | 1977-06-15 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS545674A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4206469A (en) * | 1978-09-15 | 1980-06-03 | Westinghouse Electric Corp. | Power metal-oxide-semiconductor-field-effect-transistor |
| JPH07118541B2 (ja) * | 1986-08-01 | 1995-12-18 | 松下電子工業株式会社 | 電力用ｍｏｓ型電界効果トランジスタ |
| JPS63282022A (ja) * | 1987-05-15 | 1988-11-18 | Hitachi Electronics Eng Co Ltd | ワ−ク搬送装置 |
| JPH0828503B2 (ja) * | 1988-05-18 | 1996-03-21 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| JPH0783125B2 (ja) * | 1989-06-12 | 1995-09-06 | 株式会社日立製作所 | 半導体装置 |
| JP4845293B2 (ja) * | 2000-08-30 | 2011-12-28 | 新電元工業株式会社 | 電界効果トランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027191B2 (ja) * | 1975-05-15 | 1985-06-27 | ソニー株式会社 | 絶縁ゲ−ト形電界効果トランジスタ |
-
1977
- 1977-06-15 JP JP7064277A patent/JPS545674A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS545674A (en) | 1979-01-17 |
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