JPS6137715B2 - - Google Patents
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- Publication number
- JPS6137715B2 JPS6137715B2 JP4518282A JP4518282A JPS6137715B2 JP S6137715 B2 JPS6137715 B2 JP S6137715B2 JP 4518282 A JP4518282 A JP 4518282A JP 4518282 A JP4518282 A JP 4518282A JP S6137715 B2 JPS6137715 B2 JP S6137715B2
- Authority
- JP
- Japan
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- fet
- bit line
- line
- decoder
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は読出し専用メモリ（以下ROMと称
す）、プログラム可能読出し専用メモリ（以下
PROMと称す）あるいは消去可能読出し専用メモ
リ（以下EPROMと称す）のような半導体メモリ
に関する。
す）、プログラム可能読出し専用メモリ（以下
PROMと称す）あるいは消去可能読出し専用メモ
リ（以下EPROMと称す）のような半導体メモリ
に関する。
従来のROMの一例は、第１図に示すように
MOS―FET（金属酸化膜半導体電界効果トラン
ジスタ、以下FETと称す）から構成される。い
ま各FETがＮチヤンネルであるとして説明す
る。メモリトランジスタとなるFET1はゲートが
ワードライン２に接続され、ソースが接地されド
レインがビツトライン３に接続されている。ビツ
トライン３にはロード用FET4がソースで接続さ
れ、そのFET4はドレインが電源端子（例として
Vcc）に接続されると共にゲートがデコーダライ
ン５に接続されている。ビツトライン３には更に
電荷放電用のFET6が接続され、そのFET６はゲ
ートに一定電圧（例えば1.6〜1.8V）が印加され
て高抵抗状態でチヤンネルが反転している。
MOS―FET（金属酸化膜半導体電界効果トラン
ジスタ、以下FETと称す）から構成される。い
ま各FETがＮチヤンネルであるとして説明す
る。メモリトランジスタとなるFET1はゲートが
ワードライン２に接続され、ソースが接地されド
レインがビツトライン３に接続されている。ビツ
トライン３にはロード用FET4がソースで接続さ
れ、そのFET4はドレインが電源端子（例として
Vcc）に接続されると共にゲートがデコーダライ
ン５に接続されている。ビツトライン３には更に
電荷放電用のFET6が接続され、そのFET６はゲ
ートに一定電圧（例えば1.6〜1.8V）が印加され
て高抵抗状態でチヤンネルが反転している。
このROMにおいて、情報を記憶するには情報
が「１」又は「０」によりFET1のしきい値電圧
をワードライン２の電源電圧より小さくし、又は
大きくするなど、既知の方法が採用される。
FET1に記憶されている情報を読出すには、デコ
ーダライン５に選択信号を印加してFET4を導通
状態としビツトライン３に電源の供給を行なう。
ビツトライン３の圧は高抵抗状態のFET6により
適当な電圧値（例えば３〜3.5V）で安定する。
そして選択されたワードライン２によりメモリト
ランジスタ用FET1のゲートに選択信号が印加さ
れた時、そのFET1に「１」が記憶されていると
きはFET1が導通状態となつてビツトライン３の
電圧が低下してセンス回路が「１」を検出し、逆
にFET1に「０」が記憶されているときはFET1
が非導通状態のままであるのでビツトライン３の
電圧が変化せずセンス回路は「０」と判定する。
が「１」又は「０」によりFET1のしきい値電圧
をワードライン２の電源電圧より小さくし、又は
大きくするなど、既知の方法が採用される。
FET1に記憶されている情報を読出すには、デコ
ーダライン５に選択信号を印加してFET4を導通
状態としビツトライン３に電源の供給を行なう。
ビツトライン３の圧は高抵抗状態のFET6により
適当な電圧値（例えば３〜3.5V）で安定する。
そして選択されたワードライン２によりメモリト
ランジスタ用FET1のゲートに選択信号が印加さ
れた時、そのFET1に「１」が記憶されていると
きはFET1が導通状態となつてビツトライン３の
電圧が低下してセンス回路が「１」を検出し、逆
にFET1に「０」が記憶されているときはFET1
が非導通状態のままであるのでビツトライン３の
電圧が変化せずセンス回路は「０」と判定する。
次にデコーダライン５が非選択となると、
FET４が非導通状態となつてビツトライン３へ
の電源の供給を停止する。ビツトライン３には浮
遊容量７が存在し、デコーダライン５が非選択に
なつたときこの浮遊容量に蓄積されている電荷が
FET6を通して徐々に放電する。
FET４が非導通状態となつてビツトライン３へ
の電源の供給を停止する。ビツトライン３には浮
遊容量７が存在し、デコーダライン５が非選択に
なつたときこの浮遊容量に蓄積されている電荷が
FET6を通して徐々に放電する。
しかしながら電荷放電用FET6のしきい値がプ
ロセス上の原因で高めに製造されたり、FET6の
ゲートに印加されている電圧が低めになつたりし
て、FET6の抵抗が大きくなることがあり、ビツ
トライン３の浮遊容量の電荷の放電速度が小さく
なる。一般に、電荷放電をFET6のみに依存する
従来の半導体メモリでは、放電に時間がかかり、
アクセス時間が長くなる欠点を有している。
ロセス上の原因で高めに製造されたり、FET6の
ゲートに印加されている電圧が低めになつたりし
て、FET6の抵抗が大きくなることがあり、ビツ
トライン３の浮遊容量の電荷の放電速度が小さく
なる。一般に、電荷放電をFET6のみに依存する
従来の半導体メモリでは、放電に時間がかかり、
アクセス時間が長くなる欠点を有している。
本発明はデコーダラインが選択状態から非選択
状態に変つたときに、ビツトラインの浮遊容量に
蓄積されている電荷を速やかに放電させることに
より、アクセス時間の短かい半導体メモリを得る
ことを目的とするものであつて、ビツトラインを
選択するデコーダラインの信号の反転信号をゲー
ト信号として入力し、一方の電極を接地した
FETをビツトラインに接続することにより上記
目的を達成せんとするものである。
状態に変つたときに、ビツトラインの浮遊容量に
蓄積されている電荷を速やかに放電させることに
より、アクセス時間の短かい半導体メモリを得る
ことを目的とするものであつて、ビツトラインを
選択するデコーダラインの信号の反転信号をゲー
ト信号として入力し、一方の電極を接地した
FETをビツトラインに接続することにより上記
目的を達成せんとするものである。
以下に本発明の一実施例について説明する。
第２図において、メモリトランジスタ用
FET1、ロード用FET4、及び電荷放電用FET6の
構成及び機能は第１図に示される従来のROMと
全く同じであり、ビツトライン３には同様にして
浮遊容量が存在する。１０はロード用FET4と同
一チヤンネル型（本実施例ではＮチヤンネル型）
のFETで、ゲートがインバータ１１を介してデ
コーダライン５に接続され、ドレインがビツトラ
イン３に接続され、ソースが接地されている。
FET1、ロード用FET4、及び電荷放電用FET6の
構成及び機能は第１図に示される従来のROMと
全く同じであり、ビツトライン３には同様にして
浮遊容量が存在する。１０はロード用FET4と同
一チヤンネル型（本実施例ではＮチヤンネル型）
のFETで、ゲートがインバータ１１を介してデ
コーダライン５に接続され、ドレインがビツトラ
イン３に接続され、ソースが接地されている。
本実施例において、デコーダライン５に選択信
号（高レベル信号）が印加された場合、FET4が
導通状態となるが、FET10のゲートにはインバー
タ１１を介して低レベル信号が印加されるため
FET10は非導通状態のままであるので、第１図の
回路と同一の動作を行なう。次にデコーダライン
５の信号が選択信号から非選択信号（低レベル信
号）に変つた時、ロード用FET4が非導弾通状態
となつてビツトライイン３への電源供給を停止す
ると共に、FET10のゲートにデコーダライン５か
らインバータ１１を介して高レベル信号が印加さ
れてFET10を導通状態にするので、ビツトライン
３の浮遊容量７に蓄積されている電荷はFET6を
通して放電されるだけでなく、FET10を通して急
激に放電される。
号（高レベル信号）が印加された場合、FET4が
導通状態となるが、FET10のゲートにはインバー
タ１１を介して低レベル信号が印加されるため
FET10は非導通状態のままであるので、第１図の
回路と同一の動作を行なう。次にデコーダライン
５の信号が選択信号から非選択信号（低レベル信
号）に変つた時、ロード用FET4が非導弾通状態
となつてビツトライイン３への電源供給を停止す
ると共に、FET10のゲートにデコーダライン５か
らインバータ１１を介して高レベル信号が印加さ
れてFET10を導通状態にするので、ビツトライン
３の浮遊容量７に蓄積されている電荷はFET6を
通して放電されるだけでなく、FET10を通して急
激に放電される。
本実施例の動作を第３図のシミユレーシヨン結
果に基づいて第１図の従来例と比較する。80ns
（ナノ秒）付近でデコーダライン５が選択状態か
ら非選択状態に変つて電圧レベルが高レベルから
低レベルに変化したとする。ビツトライン３の浮
遊容量に蓄積された電荷は、第１図の場合には
FET6を通して徐々に放電されるため、ビツトラ
イン３の電圧も第３図に破線で示すように徐々に
低下し、センス回路の検出レベルが2.0Vである
とすると300ns付近で検出される。これはデコー
ダライン５が選択状態から非選択状態に変つてか
らビツトライン３が蓄積電荷を放電するのに約
220ns（第３図のＡ部）を要することを意味す
る。一方、第２図の実施例ではデコーダライン５
が高レベルから低レベルに変化するに伴つてイン
バータ１１の出力電圧が低レベルから高レベルに
変化するので、ビツトライン３の蓄電積電荷が
FET10を通して急激に放電され、ビツトライン３
の電圧は第３図に実線で示すように急激に減少し
て1000ns付近でセンス回路により検出される。
これは本実施例ではビツトライン３の蓄積電荷の
放電が約20ns（第３図のＢ部）で済むことを意
味し、従来例では約220nsを要したのと比べると
200nsの時間短縮になることを示している。
果に基づいて第１図の従来例と比較する。80ns
（ナノ秒）付近でデコーダライン５が選択状態か
ら非選択状態に変つて電圧レベルが高レベルから
低レベルに変化したとする。ビツトライン３の浮
遊容量に蓄積された電荷は、第１図の場合には
FET6を通して徐々に放電されるため、ビツトラ
イン３の電圧も第３図に破線で示すように徐々に
低下し、センス回路の検出レベルが2.0Vである
とすると300ns付近で検出される。これはデコー
ダライン５が選択状態から非選択状態に変つてか
らビツトライン３が蓄積電荷を放電するのに約
220ns（第３図のＡ部）を要することを意味す
る。一方、第２図の実施例ではデコーダライン５
が高レベルから低レベルに変化するに伴つてイン
バータ１１の出力電圧が低レベルから高レベルに
変化するので、ビツトライン３の蓄電積電荷が
FET10を通して急激に放電され、ビツトライン３
の電圧は第３図に実線で示すように急激に減少し
て1000ns付近でセンス回路により検出される。
これは本実施例ではビツトライン３の蓄積電荷の
放電が約20ns（第３図のＢ部）で済むことを意
味し、従来例では約220nsを要したのと比べると
200nsの時間短縮になることを示している。
アクセス時間は、第１図の回路を用いると約
400〜500nsを要するのに対し、本実施例の回路
を使用すると約200〜300nsで済み、約200nsの時
間短縮となる。
400〜500nsを要するのに対し、本実施例の回路
を使用すると約200〜300nsで済み、約200nsの時
間短縮となる。
以上の実施例はＮチヤンネルFETにより構成
したROMに関するものであるが、Ｐチヤンネル
FETにより構成することもできる。また、本発
明はPROM，FPROMなどの半導体メモリにも全
く同様に適用されるものである。
したROMに関するものであるが、Ｐチヤンネル
FETにより構成することもできる。また、本発
明はPROM，FPROMなどの半導体メモリにも全
く同様に適用されるものである。
以上に説明したように、本発明はビツトライン
を選択するデコーダラインの信号の反転信号をゲ
ート信号として入力し一方の電極を接地した
FETをビツトラインに接続したので、従来の半
導体メモリに比べてビツトラインの蓄積電荷の放
電速度が大きく、したがつてアクセス時間の短か
い半導体メモリを達成することができる。
を選択するデコーダラインの信号の反転信号をゲ
ート信号として入力し一方の電極を接地した
FETをビツトラインに接続したので、従来の半
導体メモリに比べてビツトラインの蓄積電荷の放
電速度が大きく、したがつてアクセス時間の短か
い半導体メモリを達成することができる。
第１図は従来の半導体メモリを示す回路図、第
２図は本発明の一実施例を示す回路図、第３図は
第１図の回路及び第２図の実施例の回路の動作を
比較するための各部の電圧レベルを示す図であ
る。 １……メモリトランジスタ用FET、２……ワ
ードライン、３……ビツトライン、４，６，１０
……FET、５……デコーダライン、７……浮遊
容量、１１……インバータ。
２図は本発明の一実施例を示す回路図、第３図は
第１図の回路及び第２図の実施例の回路の動作を
比較するための各部の電圧レベルを示す図であ
る。 １……メモリトランジスタ用FET、２……ワ
ードライン、３……ビツトライン、４，６，１０
……FET、５……デコーダライン、７……浮遊
容量、１１……インバータ。
Claims (1)
- １ メモリトランジスタ用MOS―FETのゲート
にワードラインを、一方の電極にはデコーダライ
ンにより選択されるビツトラインを接続してなる
半導体メモリにおいて、上記デコーダラインの信
号の反転信号をゲート信号として入力し一方の電
極を接地したMOS―FETを上記ビツトラインに
接続したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045182A JPS58161198A (ja) | 1982-03-19 | 1982-03-19 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045182A JPS58161198A (ja) | 1982-03-19 | 1982-03-19 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58161198A JPS58161198A (ja) | 1983-09-24 |
| JPS6137715B2 true JPS6137715B2 (ja) | 1986-08-25 |
Family
ID=12712122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045182A Granted JPS58161198A (ja) | 1982-03-19 | 1982-03-19 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161198A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738276B2 (ja) * | 1986-11-12 | 1995-04-26 | 三菱電機株式会社 | Ｒｏｍ装置の読出し回路 |
| JPH0777078B2 (ja) * | 1987-01-31 | 1995-08-16 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPH0772996B2 (ja) * | 1987-01-31 | 1995-08-02 | 株式会社東芝 | 不揮発性半導体メモリ |
| US4882507B1 (en) * | 1987-07-31 | 1993-03-16 | Output circuit of semiconductor integrated circuit device |
-
1982
- 1982-03-19 JP JP57045182A patent/JPS58161198A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58161198A (ja) | 1983-09-24 |
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