JPS6138511B2

JPS6138511B2 -

Info

Publication number: JPS6138511B2
Application number: JP56008375A
Authority: JP
Inventors: Kenichi Oonishi
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1981-01-21
Filing date: 1981-01-21
Publication date: 1986-08-29
Also published as: JPS57121752A

Description

【発明の詳細な説明】この発明は、主メモリを備えたマスタCPU
（中央処理装置）と、内部メモリを備えマスタ
CPUに接続されたスレーブCPUとからなり、主
メモリがスレーブCPUによつて直接アクセスさ
れ得るマルチプロセツサ・システムに関する。

従来のマルチプロセツサ・システムでは、スレ
ーブCPUはマスタCPUに付随したDMA（直接メ
モリ・アクセス）制御回路を介してシステム・バ
スに接続されており、DMA制御回路が主メモリ
のアドレスに関する情報をマスタCPUから受取
つて記憶している。そして、まずスレーブCPU
がDMA制御回路にDMA要求信号を出力し、この
DMA制御回路の制御のもとにスレーブCPUが主
メモリをアクセスするように構成されている。し
かしながらこの方式では、主メモリのアクセスす
べきメモリ・アドレスが頻繁に変化する場合や、
多数のスレーブCPUが主メモリをアクセスする
場合には処理能力が大巾に低下するという問題が
ある。

また、スレーブCPUの内部バスをシステム・
バスに直接に接続し、スレーブCPUが主メモリ
をアクセスする間他のスレーブCPUを待機状態
にする方式もとられることがあるが、この方式で
はスレーブCPUの待機時間の分だけ処理速度が
低下し、また待機時間に制限のあるCPUをスレ
ーブCPUとして使用できないという欠点があ
る。

この発明は上記実情に鑑みてなされたものであ
つて、スレーブCPUの処理能力を低下させるこ
となく主メモリとの間でDMA転送を行なうこと
のできるマルチプロセツサ・システムを提供する
ことを目的とする。

以下、図面を参照してこの発明の実施例につい
て詳しく説明する。

第１図において、システム全体を制御するマス
タCPU１およびその主メモリ２は、複数のスレ
ーブCPU１と、システム・バスを構成するアド
レス・バス３、データ・バス４およびコントロー
ル、ライン５，６，７で結ばれている。マスタ
CPU１と主メモリ２とはシステム・バスにより
接続されている。各スレーブCPU１１は内部メ
モリ１２をそれぞれ備えており、内部バスを構成
するアドレス・バス１３、データ・バス１４およ
びコントロール・ライン１５により相互に接続さ
れている。これらの内部バスは、DMA制御回路
２２のラツチ・ゲート回路３１，３２，３３，３
４をそれぞれ介してシステム・バスに接続されて
いる。この例では、便宜的に２台のスレーブ
CPU１１が図示されているが、適数台設けられ
ているものとする。そして、これらのスレーブ
CPUに番号１、２、……ｍ、ｎ（＝ｍ＋１）、…
…を付して表わす。

各スレーブCPU１１に対して、スレーブCPU
１１のアドレス信号を入力とするデコーダ２１が
設けられている。このデコーダ２１には、内部メ
モリ１２のアドレス範囲があらかじめ設定されて
おり、アドレス・バス１３を通して入力するアド
レスがこの設定アドレス範囲内に含まれていれ
ば、デコーダ２１からＬレベルの内部メモリ判定
信号が出力され、この信号がメモリ要求信号
として内部メモリ１２に送られる。またスレーブ
CPU１１の出力するアドレスが、上記の設定ア
ドレス範囲外の場合には、デコーダ２１からＬレ
ベルのDMA要求判定信号が出力される。この
DMA要求判定信号はDMA制御回路２２に送
られる。したがつてスレーブCPU１１は、内部
メモリ１２のアドレス範囲のアドレス信号および
リードまたはライト制御信号を出力することによ
り、通常の手法で、内部メモリ１２からのデータ
の読出しまたは書込みを行なうことができる。な
お、デコーダ２１には、内部メモリのアドレス範
囲に代えて主メモリのアドレス範囲を設定してお
くようにしてもよい。

スレーブCPU１１が主メモリ２へのデコーダ
の書込みまたは読出しを行なう場合には、主メモ
リ２のアドレスを指定するアドレス信号を出力す
る。すると、デコーダ２１からDMA要求判定信
号が出力され、DMA制御回路２２に送られる
ので、DMA制御回路２２によるDMA転送制御が
行なわれる。このDMA転送の様子が第２図に示
されている。

さて、DMA転送によつて主メモリ２への書込
みを行なう場合には、スレーブCPU１１はアド
レス信号をアドレス・バス１３に出力するととも
に、書込むべきデータ信号およびライト制御信号
をデータ・バス１４およびコントロール・ライ
ン１５に出力する。デコーダ２１からＬレベルの
DMA要求判定信号が出力されると、この信号
はラツチ・ゲート回路３１，３４のラツチ制
御端子Ｒに送られるので、スレーブCPU１１か
ら出力されたアドレス信号およびライト制御信号
がこれらのラツチ・ゲート回路３１，３４にラ
ツチされる。また、信号は負論理AND回路３
６の一方の入力端子にも送られる。このAND回
路３６の他方の入力端にはコントロール信号すな
わちＬレベルのライト制御信号が入力している
から、AND回路３６からはＬレベルの出力が発
生し、このＬレベル信号がラツチ回路３２のラツ
チ制御端子Ｒに入力するので、スレーブCPU１
１から出力されたデータ信号がこのラツチ・ゲー
ト回路３２にラツチされる。

ＬレベルのDMA要求判定信号は、負論理
AND回路２５の一方の入力端子にも入力する。
このAND回路２５の他方の入力端子には、フリ
ツプフロツプ２４のセツト出力Ｑが入力してい
る。このフリツプフロツプ２４はこの時点ではリ
セツトされているから、そのセツト出力ＱはＬレ
ベルである。したがつて、AND回路２５の出力
はＬレベルとなり、このＬレベル信号がフリツプ
フロツプ２３の強制セツト入力端子Ｓに送られる
ので、このフリツプフロツプ２３はセツトされ
る。この結果、フリツプフロツプ２３のセツト出
力ＱがＨレベルになり、このＨレベル信号は
NOT回路２９を経てＬレベルのDMA要求信号
としてライン６を経てマスタCPU１に送られ
る。またフリツプフロツプ２３のセツト出力Ｑは
AND回路２７およびNAND回路３０にも送られ
る。

DMA制御回路２２には優先回路が設けられて
いる。この優先回路は、フリツプフロツプ２３、
NOT回路４１、NAND回路４２およびNAND回
路３０からなる。この例では、スレーブCPU１
１に付した番号１〜ｎ等の小さい順に優先順位が
高い。番号ｍのスレーブCPU１１を考えると、
優先順位の高い前段のDMA禁止信号DR（ｍ−
１）がＨレベルであれば、このスレーブCPU１
１によるDMA転送が禁止される。すなわち、こ
のＨレベルの信号はNOT回路４１で反転されて
Ｌレベルの信号となり、このＬレベルの信号が
NAND回路３０に送られ、このNAND回路３０の
ゲートが開かない。またNOT回路４１のＬレベ
ルの信号はNAND回路４２に入力しているから、
NAND回路４２の出力は必ずＨレベルになり、次
段のスレーブCPU１１のDMA転送を禁止する信
号DP_nとなる。また、フリツプフロツプ２３がセ
ツトされてDMA要求信号が出力されたときに
は、フリツプフロツプ２３のＬレベルのリセツト
出力がNAND回路４２に入力し、NAND回路４
２の出力がＨレベルとなるので、この場合にも次
段の優先順位の低いスレーブCPU１１のDMA転
送が禁止される。

DMA禁止信号DP（ｍ−１）がＬレベルの場合
には、番号ｍのスレーブCPU１１のDMA転送が
可能である。この場合にはNOT回路４１の出力
はＨレベルとなり、このＨレベルの信号がNAND
回路３０に入力する。このNAND回路３０にはフ
リツプフロツプ２３のＨレベルのセツト出力Ｑも
入力している。したがつて、マスタCPU１が
DMA要求信号を受付けてＬレベルのDMA許
可信号を出力すると、この信号はNOT回
路２８を経てＨレベルの信号となりNAND回路３
０に入力する。この結果、NAND回路３０の出力
はＬレベルになる。マスタCPU１は、スレーブ
CPU１１からのDMA要求信号が受付可能であれ
ば上述のＬレベルのDMA許可信号を出力し、か
つシステム・バスを切離してDMA転送が可能な
状態とする。

NAND回路３０のＬレベルの出力信号は、ラツ
チ・ゲート回路３１，３４のゲート制御端子Ｇに
送られるので、これらのラツチ・ゲート回路３
１，３４のゲートが開かれ、そこにラツチされて
いたアドレス信号およびライト制御信号がアド
レス・バス３およびコントロール・バス５を通つ
て主メモリ２に送られる。また、NAND３０のＬ
レベル信号は負論理AN回路３５に送られる。こ
のAND回路３５の他方の入力端子にはラツチ・
ゲート回路３４の出力信号が入力しているから、
Ｌレベルのライト制御信号がラツチ・ゲート回
路３４から出力されると、AND回路３５の出力
はＬレベルになり、このＬレベル信号がラツチ・
ゲート回路３２のゲート制御端子Ｇに送られその
ゲートが開かれるので、この回路３２にラツチさ
れていたデータ信号が主メモリ２に送られる。こ
のようにして、スレーブCPU１１から出力され
たデータが主メモリ２の所定のアドレスに書込ま
れる。

DMA転送が終了してDMA許可信号がＨレ
ベルになると、NAND回路３０の出力もＨレベル
になるから、この出力がフリツプフロツプ２３の
クロツク入力端子Ｔに入力する。このフリツプフ
ロツプ２３のデータ入力端子Ｄは接地されている
からＬレベルである。したがつてフリツプフロツ
プ２３がリセツトされ、そのセツト出力ＱがＬレ
ベルになるのでDMA要求信号はＨレベルにな
る。このフリツプフロツプ２３のリセツト出力
がＨレベルになるから、このＨレベル信号が優先
回路のNAND回路４２に入力し、少なくともこの
DMA制御回路による優先順位の低い回路に対す
るDMA禁止が解かれる。

スレーブCPU１１は主メモリ２のアドレス範
囲のアドレスを出力したのちは、DMA転送に必
要な信号をすべてDMA制御回路２２に転送して
しまつているから、このスレーブCPU１１は、
DMA転送とは無関係に処理を行なうことができ
る。

スレーブCPU１１がDMA転送によつて主メモ
リ２からの読出しを行なう場合には、スレーブ
CPU１１は、主メモリ２のデータを読出すべき
アドレスを指定するアドレス信号をアドレス・バ
ス１３に、Ｈレベルのリード信号Ｒをコントロー
ル・ライン１５にそれぞれ出力する。デコーダ２
１からは上述のようにDMA要求判定信号が出
力され、この信号はラツチ・ゲート回路３
１，３４のラツチ制御端子Ｒに送られるので、ア
ドレス信号およびリード信号Ｒが回路３１，３４
にそれぞれラツチされる。また、DMA要求判定
信号はNAND回路３７の一方の入力端子に反
転して入力する。このNAND回路３７の他方の入
力端子にはＨレベルのリード信号Ｒが入力してい
るから、この回路３７からはＬレベルの信号が出
力され、この出力はラツチ・ゲート回路３３のゲ
ート制御端子Ｇに入力する。このラツチ・ゲート
回路３３はDMA転送において主メモリ２から読
出されてデータ・バス４を通して送られてきたデ
ータ信号をラツチするものであり、前回行なつた
DMAによる主メモリ２の読出しにおいて読出さ
れたデータ信号がラツチされている。NAND回路
３７からＬレベルの信号が出力されるとこのラツ
チ・ゲート回路３３にラツチされていた前回のデ
ータ信号がこの回路３３から出力される。このデ
ータ信号は今回のDMA転送が終了するまでに出
力され続けるから、スレーブCPU１１は適当な
タイミングでこのデータ信号を取込むことができ
る。

優先順位の高い前段の回路からのDMA禁止信
号がＬレベルであつてかつマスタCPU１からＬ
レベルのDMA許可信号が送られると、上述の
ように、NAND回路３０の出力はＬレベルにな
る。そして、ラツチ・ゲート３１，３４にラツチ
されていたアドレス信号およびリード信号Ｒが主
メモリ２に送られる。またNAND回路３０の出力
はNAND回路３８の一方の入力端に反転して入力
する。このNAND回路３８の他方の入力端子はラ
ツチ・ゲート回路３４の出力端子に接続されてい
るから、この回路３４のゲートが開いたときにリ
ード信号Ｒが入力する。したがつて、NAND回路
３８の出力はＬレベルになり、この信号がラツ
チ・ゲート回路３３のラツチ制御端子Ｒに送られ
るので、この回路３３は主メモリ２から転送され
る読出しデータ信号をラツチしうる状態となり、
DMAによつて主メモリ２の指定されたアドレス
から読出されたデータがデータ・バス４を通つて
転送されたときにこのデータをラツチする。この
ラツチされたデータは次回のDMAによる読出し
のときにスレーブCPU１１によつて取込まれ
る。

DMA転送が終了してDMA許容信号がＨレ
ベルになると、書込みの場合と同じように、フリ
ツプフロツプ２３がリセツトされ、かつ優先順位
の低い回路に対するDMA禁止が解かれる。

第３図は、スレーブCPU１１が主メモリ２の
アドレス範囲に含まれるアドレス信号を出力して
DMA要求判定信号が出力され、この信号
にもとづいてDMA要求信号がマスタCPU１に
送られたのち、マスタCPU１からDMA許可信号
が出力されないことにより、または優先順位の高
い回路によつてDMAが禁止されていることによ
り、NAND回路３０の出力がＬレベルになる前
に、再びスレーブCPU１１から主メモリ２のア
ドレス範囲に含まれるアドレスの指定があつた場
合の様子を示している。

フリツプフロツプ２４のデータ入力端子Ｄには
AND回路２７の出力が入力している。このAND
回路２７には、フリツプフロツプ２３のセツト出
力ＱとNAND回路３０の出力とが入力している。
フリツプフロツプ２３がリセツトされていると
き、またはこのフリツプフロツプ２３がセツトさ
れていてもNAND回路３０の出力がＬレベルのと
きにはAND回路２７の出力はＬレベルである。
フリツプフロツプ２４のクロツク入力端子Ｔに
は、DMA要求判定信号がNOT回路２６を介
して入力している。したがつて、このフリツプフ
ロツプ２４は、DMA要求判定信号が出力する
たびに通常はリセツトされ、またはリセツト状態
に保たれ、フリツプフロツプ２４のセツト出力Ｑ
はＬレベル、リセツト出力はＨレベルにある。

第１回目のDMA要求判定信号が出力される
と、この時点ではフリツプフロツプ２３はリセツ
トされているから、フリツプフロツプ２４もリセ
ツトされる。DMA要求判定信号によつてフリ
ツプフロツプ２３がセツトされると、AND回路
２７の一方の入力端子にはフリツプフロツプ２３
のＨレベルのセツト出力Ｑが入力する。そして、
DMAが許可されずにNAND回路３０の出力がＨ
レベルに保たれていればAND回路２７の他方の
入力もＨレベルであつて、AND回路２７の出力
はＨレベルに保たれる。

第２回目のDMA要求判定信号が出力される
と、この信号はフリツプフロツプ２４のクロ
ツク入力端子Ｔに入力するから、フリツプフロツ
プ２４はセツトされる。したがつて、そのリセツ
ト出力はＬレベルになり、このＬレベル信号が
フリツプフロツプ２３の強制リセツト入力端子Ｒ
に送られフリツプフロツプ２２がリセツトされる
とともに、Ｈレベル信号はスレーブCPU１１の
割込入力端子に入力してこのスレーブCPU１
１に割込がかけられる。したがつて、このスレー
ブCPU１１はこの割込の受付によりDMA失敗を
判定し、再度DMA転送を繰返すことができる。

以上のようにこの発明によれば、スレーブ
CPUから出力されるアドレス・データが主メモ
リのアドレス範囲に含まれているかどうかを判定
し、主メモリのアドレス範囲に含まれる場合に
DMA要求判定信号を出力するアドレス・データ
判定回路を備えているから、スレーブCPUが主
メモリをアクセスする場合には、主メモリのアド
レスを出力するだけでDMA転送が可能となる。
また、上記DMA要求判定信号が出力されたとき
にマスタCPUにDMA要求信号を送り、スレーブ
CPUから出力されている必要なデータにより
DMA転送を可能とするDMA制御回路を備え、こ
のDMA制御回路は、アドレス・データを含む
DMA転送に必要なデータを記憶するラツチ回路
と、マスタCPUからDMA許可信号があつたとき
に上記記憶したデータを主メモリまたはスレーブ
CPUに送るラツチ制御回路と、DMA要求信号出
力後であつてマスタCPUからDMA許可信号が出
力される前に、DMA要求判定信号が再度発生し
たときにスレーブCPUへの割込信号を発生する
割込発生回路とを含んでいるので、スレーブ
CPUはDMA転送とは無関係に次の処理を行なう
ことが可能となり、スレーブCPUの処理の高速
化を図ることができる。さらに、主メモリとスレ
ーブCPUの入出力装置間のデータ転送では、
DMA要求の時間間隔は入出力装置の処理時間に
よつて決定されるが、この発明ではDMA転送処
理を入出力装置の処理速度に合わせた速度で行な
うことが可能であつて、この処理時間内にDMA
転送が完了しなければ割込が発生するので、再度
DMA転送処理を繰返すことができる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロツク図、
第２図および第３図は動作を示すタイム・チヤー
トである。１……マスタCPU、２……主メモリ、１１…
…スレーブCPU、２１……デコーダ、２２……
DMA制御回路、２３，２４……フリツプフロツ
プ、３１〜３４……ラツチ・ゲート回路。

Claims

【特許請求の範囲】１主メモリを備えたマスタCPUと内部メモリ
を備えマスタCPUに接続されたスレーブCPUと
からなり、主メモリがスレーブCPUによつて直
接アクセスされ得るマルチプロセツサ・システム
において、スレーブCPUから出力されるアドレ
ス・データが主メモリのアドレス範囲に含まれる
かどうかを判定し、主メモリのアドレス範囲に含
まれる場合にDMA要求判定信号を出力するアド
レス・データ判定回路、およびこのDMA要求判
定信号が出力されたときにマスタCPUにDMA要
求信号を送り、スレーブCPUから出力されてい
る必要なデータによりDMA転送を可能とする
DMA制御回路を備え、このDMA制御回路は、ア
ドレス・データを含むDMA転送に必要なデータ
を記憶するラツチ回路と、マスタCPUからDMA
許可信号があつたときに上記記憶したデータを主
メモリまたはスレーブCPUに送るラツチ制御回
路と、DMA要求信号出力後であつてマスタCPU
からDMA許可信号が出力される前に、DMA要求
判定信号が再度発生したときに、スレーブCPU
への割込信号を発生する割込発生回路とを含む。
マルチプロセツサ・システム。２マスタCPUに複数台のスレーブCPUが接続
されている場合に、DMA制御回路に、一定の優
先順位にしたがつてマスタCPUからのDMA許可
信号を制御する優先回路が備えられている、特許
請求の範囲第１項記載のマルチプロセツサ・シス
テム。