JPS6138625B2

JPS6138625B2 -

Info

Publication number: JPS6138625B2
Application number: JP52120940A
Authority: JP
Inventors: Nobuo Kodera; Yukyoshi Harada; Takashi Nishida
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1977-10-11
Filing date: 1977-10-11
Publication date: 1986-08-30
Also published as: JPS5454584A

Description

【発明の詳細な説明】

(1) 発明の利用分野本発明は、室温動作できる高性能薄膜トランジ
スタとして用いる、高い電子移動度を有する
InSb MIS構造の製造方法に関する (2) 従来技術 InSb膜を0.03μ厚に形成しMIS構造を作れば、
室温で動作しうるMIS―FET（MIS電界効果トラ
ンジスタ）が作成できることは公知である（参考
文献：一例F.C.Lno and M.Epstein：
Proceeding of the IEEE，Vol.60No.８，page
997〜999，1972）。InSb結晶はSiやGe，GaAsな
どに比べ、電子移動度μ_Hが約100倍大きいため
に、MIS―FETのトランスコンダクタンスGmが
大きくなり、低電界（ソース・ドレイン間）で演
算動作が可能なICが作れると期待される。しか
し実際には、このμ_Hの比較はバルク半導体にお
けるものであつてもInSbの厚さを0.03μｍ前後に
すると従来はバルクの値（μ_H≡60000〜78000
cm²／vs）よりもはるかに小さく1600〜100cm²／vs
の値にしかならなかつた。（SiMISFETのｎ型反
転層中で電子移動度は600cm²／vs程度である。）
これは完全結晶に近い性質をもつInSb膜がこの
厚さでは形成できなかつたことと、電子が結晶表
面に衝突する機会が増えるためであつた。このこ
とからμ_Hを大きくするには、InSb膜厚を大きく
すべきであるがｄが大きいと室温ではFET動作
が生じない。（詳細後述）したがつてInSb膜厚は
0.03μｍの前後でなければならなかつた。従来このように薄いInSb膜を平担に形成する
方法は一般には蒸着法しかなく、膜特性からみて
製造プロセスに再現性が乏しくまた膜の電子移動
度μ_Hも1600cm²／vsを越えるものが容易には得ら
れなかつた。さらにMIS―FETとしての動作を保障するた
めには、ゲート電圧の掃引に対してヒステリシス
を生ぜず、表面準位密度を10¹²cm^-2以下に小さく
して膜中固定電荷数を減らせるような安定な絶縁
膜形成方法が確立されていなかつた。この絶縁物
層としてこれまでに試されたものは、InSb蒸着
膜に対してはSiOx（ｘ＝１〜２、通常SiOと称さ
れる）膜である。一方、低温（−180℃〜−273
℃）で動作できるMOS―FETとしてInSb単結晶
（厚さ0.1〜２mm）上に絶縁層を形成する場合に
は、InSbの陽極酸化膜やグロー放電CVD法によ
るSiO₂膜が知られている。一般にこれらの絶縁
膜形成法では、FET動作をさせた場合2V以上の
ゲートヒステリシスを生じることが多かつた。す
なわち、同じゲート電圧でもゲート電圧を増加さ
せているときと、減少させているときで、MISト
ランジスタ内を流れる電流値は異なることが多か
つた。なおこの絶縁膜形成や電極形成プロセスに
おいてInSb膜を400℃以上に加熱する工程は、
InSb膜を変成させるのですべて不適当であるこ
とを注記する必要がある（参考文献：特公昭51―
17032）。以上のごととく、従来のInSb―FET作成技術
の難点は (1) MIS―FET動作をおこす膜厚でInSb膜の電
子移動度μ_Hを2000cm²／vs以上とする技術が得
られなかつたこと、 (2) InSb結晶膜を蒸着法以外の方法で作成して
平坦に一様な厚さで形成できなかつたこと、 (3) ヒステリシスを起さないゲート絶縁膜層を得
る技術が確立されていなかつたこと、にあつた。一方InSbに限らず薄膜半導体からな
るFET（一般にTFTと称される）では、Siの
SOS技術と共に、トランジスタ間の分離のため絶
縁層を形成するのに特別の工夫なく半導体をエツ
チングで除去すればよいことが知られていた。こ
のことが集積回路にするとき、基板内に高密度に
素子を配列できる利点になると考えられて来た。
しかし、電極配線を作る際にオーミツク接触とす
るため、一般には不純物を高濃度に含有する部分
を半導体中に形成する必要があつた。したがつて (4) 不純物導入のための拡散加熱工程がある場
合、MIS―FETのソース・ドレイン電極間隔
を１μｍ以下に形成することはできず、素子間
の距離も１μｍ以下に詰めることは不可能であ
つた。しかし、薄膜InSbによるMIS―FET形成の場
合には、唯一の例外として高濃度n⁺層を形成す
るのにH⁺イオンを打込む技術が知られており、
この場合加熱拡散が不必要である（参膏文献：小
寺ほか、Physical Review B. Vol5，No.
8Page3065―3078，1972年４月）。従来薄膜を用いたトランジスタ（TFT）は、
InSb以外にCdSe，CdSなどの半導体膜により検
討されて来た。（参考文献：佐々木ほか、山口大
学工学部研究報告、Vol22，No.２，173（1971）
およびP.K.Weimerほか、RCA Review，
page661，December（1963））これらは室温
intrinsic伝導を示すInSbとは異なりextrinsic伝導
を示すものである。このため、元来InSbよりも
移動度μ_Hが小さい欠点のほかに、結晶粒界や結
晶欠陥が著しく電気伝導特性に影響をおよぼし、
キヤリヤーが欠陥（トラツプ）などに捕えられる
ので高速動作トランジスタを作ることは困難であ
つた。しかし、InSb膜では特にゾーンメルトを
施した場合、結晶粒界ポテンシヤルが電気伝導に
余り影響しないので室温動作トランジスタとして
適していることを注記すべきである。（参考文
献：小寺ほか、Thin Solid Films，vol.36，
page483（1976）および重田ほか、Journal of
Applied Physics，Vol.47，No.２，page621
（1976））。 (3) 発明の目的本発明は、InSb半導体薄膜を高い電子移動度
をもたせて形成し、しかし安定なゲート酸化膜を
形成して複数個のInSbMIS構造を一基板上に作成
できるデバイスの製造方法を提供するにある。 (4) 発明の総括説明本発明の要件はMIS―FET動作ができる程
InSb膜を薄く平坦に形成してしかもその電子移
動度μ_Hを少なくも2000cm²／vs以上にできるInSb
膜の製法、InSb膜厚を減じるとμ_Hが相応に減
少するのでその膜厚を従来の２倍にとりμ_Hを高
めたまゝMIS動作ができる素子構造の作成法、
前記したInSb膜に対してゲートヒステリシスを
小さくできる絶縁膜の形成法、にある。以下順を追つてこれらの解決法を述べる。高移動度InSb薄膜の製法表面から見た形状が所望の素子形状に等しく深
さが２μｍの前後であるような凹溝上にInSb膜
を形成し、ゾーンメルトと研摩によつてInSb薄
膜素子を得る方法は公知である（参考文献：小寺
ほか、電子通信学会資料MR77―41977年６月）。
２〜３cm角の基板上に厚さ1.4±0.05μｍのInSb
膜を残すために、気体イオンスパツタ法による無
歪研摩を施すことも公知である（同上文献）。ゾ
ーンメルトによつて結晶粒は約３mm×0.15mmとゾ
ーン方向に長く伸びた粗大結晶粒となつている。
1.4μｍ厚さで（6.0±0.3）×10⁴cm²／vsecと高い電
子移動度μ_H（室温の値）がこのとき得られてい
る。 FET動作を起させるにたる薄さである0.03〜
0.1μｍの厚さに均一にInSb膜を仕上げるには、
軟金属ラツプ上で研摩した後の厚みが上の厚さの
範囲よりも大きいように凹溝深さを（0.1〜2.0μ
ｍ程度に）設定し、所望の厚みまで気体イオンに
よるスパツタ法で薄くするのが適当である。これまでに知られている他の方法（蒸着法のみ
など）よりも前記したような比較的厚いInSb膜
（１〜10μｍ厚さ）ゾーンメルトを施して而後
0.03〜0.1μｍの厚さまで薄膜化する方が第１図
のように高い電子移動度μ_Hを得やすいことが本
発明者らの実験により初めて明らかとなつた。す
なわち、従来知られている方法と比較すると、第
１表に例示したように本法による方が２倍以上μ
_Hが大きい。なお、このとき気体イオンによるスパツタエツ
チングの後に適当なエツチング液で表面を化学エ
ツチしてのイオンによる損傷を除去することは任
意である。

【表】（参考文献：１水島ほか、薄膜物性工学界面
物性工学、オーム社、1968年、140頁、２Ｘ、
Ｍ、Burvenich，Thin Solid Films，Vol27，
page129〜134，1957年、３Ｆ，Ｃ，Epsteinほ
か、proc，of IEEE，Vol，60，No.８，page997
〜999，1972年。） μ_Hを大きくかつMIS―FET動作をさせる構
造：室温でintrinsic伝導を示すInSb結晶では、外部
から加えるゲート電界が侵入できる距離（奥行）
はおよそデバイしやへい距離ｌ_pで与えられる。
キヤリヤーのintrinsic濃度は1.6×10¹⁶cm^-3である
からｌ_Dは約0.03μｍになる。このため、室温で
FET動作をさせるためには、InSb膜厚ｄは式ｄ
≦0.03μｍを満す必要がある。（参考文献：Ｄ，
Ｒ，Frankl，Electrical Properties of
Semiconductor Sunfaces，Pergamon，1967，
Page23〜27）しかし第１図のようにｄが小さい
とμ_Hが減少しFETの動作特性（Gmおよび演算
速度）が劣化するので、ｄは大きい方が好まし
い。このためｄ＝0.03μｍとすべきである。しかし、上例はゲート電極を片側に設けた場合
であつて、もしInSb膜の上面と下面の両側にゲ
ート電極を設けるときはｄは上例の２倍にするこ
とができるFET動作が可能になる、このとき、
２つのゲートは共通電位に保つことが良い。この
工夫によりμ_Hの値をより大きく設定できる。実
際にはこの構造でｄ＝0.10μｍとしてもMIS―
FETまたはMISダイオードとしての機能をはた
すことができる。ヒステリンスの少ないゲート絶縁膜の形成法：
MIS構造中の絶縁膜に要求される条件膜内部の
固定（分極）電荷が少なくゲート電界により半導
体の伝導度が変化すること膜内部のslowstates
が少なくゲート電圧掃引のときヒステリシスを生
じないこと、である。これまでInSbの陽極酸化
膜では第２図ａのように、ゲートと半導体間のキ
ヤパシタンスＣをゲート電圧Ｖ_Gを変えて測定す
ると10〜20Vにおよびヒステリシスを生ずること
が知られている。この図はわれわれのInSb単結
晶を用いた実験結果で、このとき上記の条件が
不満足である。これにかわり、N₂ガスをキヤリ
ヤーとしてテトラエトキシシラン（C₂H₆O）₄Si蒸
気とO₂ガス（特公昭51―17032参照）およびArガ
スをキヤリヤーとしてトリイソブチルアルミ蒸気
とO₂ガス（関口ほか、わかりやすい集積回路、
産報、1967年、141頁参照）を混合してプラズマ
CVD装置（前記特許参照）内に導入し、
（SiO₂）_1-X（Al₂O₃）_Xの混合膜（ｘ＝0.18）をInSb
単結晶上に0.6μｍ厚さに形成すると第２図ｂの
点線試料（番号＃３）のように２〜7Vにおよぶ
ヒステリンスを生じることが頻繁に生じた。この
ため、本発明者はInSb単結晶上に0.6μｍ厚さの
（SiO₂）_1-X（Al₂O₃）_X混合膜（ただしｘ＝0.18）を
形成したのち、大気中で温度を変えた熱処理実験
を行つて少なくとも100℃で16時間（好ましくは
20時間）の熱処理がこのヒステリシスを0.05〜
0.4Vまで（絶縁膜厚0.6μｍのとき）減少させる
に有効との知見を初めて得た。このとき24時間以
上にしても一層の改善は見られない。熱処理温度
は100〜200℃が最適であり、300℃を越えること
は結晶が変質するので不適当であつた。100℃、
22時間の熱処理を行つて得たInSb―MIS構造のＣ
―Ｖ_G特性を第２図ｂ中に実線（試料番号＃４）
で示した。なお本法に替えてグロー放電CVD法
でSiO₂のみを被着し、さらにその上部にレーザ
ー蒸着法で200℃以下の基板温度でCO₂レーザー
によりAl₂O₃を被着してSiO₂／Al₂O₃2層構造とす
ることは任意である。（特願昭：51―113097参
照）。これらの方法を組合せて室温でInSb膜による
MIS―FET動作が可能となるが詳細は実施例で
述べる。ただしこのMIS―FETは、半導体InSb
膜中に（intrinsic carrierである）電子が多数存
在するが欠乏状態にあるかの二通りの状態のみが
実規できるので、いわゆるコンプリメンタリIC
は形成できない。このMIS―FETはMISダイオー
ドとしても使用可能であり、これらを一基板上で
複数個組合せて電極配線を形成するとMIS―IC基
板が得られる。 MISダイオードの断面構造を第３図に示す。同
図ａはゲート電極３１がInSb膜35の上部にある
例で、ｂはゲート電極３２が下部に形成される例
である。またMIS―FETの断面構造を第４図に
示す。同図ａはInSb膜45の上部にのみゲート電
極４１を設けた例であり、ゲート電圧Ｖ_Gが０の
とき導通状態（normally―ON）にある場合は電
極形成用にn⁺層451を作る必要がない。しかしＶ
_Gが０のときカツトオフ（normally―OFF）ならばH⁺イオンを200KeV
で10¹⁵dose／cm²だけ打込みn⁺層451を形成するの
が良い。このとき打込み後の熱処理は不要であ
る。（参考文献：小寺ほか、Physical Review，
Ｂ，Vol，５，No.８，page3065〜3078）。この間
題をさけるための構造が同図ｂであり、この場合
は特にn⁺層を形成する必要がない。 InSb膜の上下にゲート電極４１，４２を設け
て、μ_Hを大きくすべくInSb膜45を厚くする構造
では、同図ｃのような断面構造になる。以上例示したMISダイオード、MIS―FETにお
いては、電極用n⁺層451を必要とする場合でも
而後の熱処理が不要で工程が少なくて済み、また
n⁺層を必要としない使用方法（normally―ON）ではn⁺層形成工程（ion―
implantation）自身が不要になる。すなわち、電
極形成に際して熱処理が不要であるため、特に結
晶粒界、双晶、欠陥をふくむ薄膜の場合、熱処理
過程で不純物が膜面に平行に広く拡散して小面積
のn⁺領域を作ることが困難になる欠点を逃れて
いる。したがつて、本発明の構成によれば幾何学
的寸法できまる素子電極の形成が可能であるた
め、素子の微小化に適した構成であるといえる。
されに、IC上の各素子間の分離絶縁のために、
熱拡散を行う必要がなく、InSb薄膜自身が初め
から埋込構造によつて分離されている。ゆえに、
本発明によればフオトエツチング技術や電子ビー
ム露光技術などで可能な限界まで素子の微小化が
はかられるため、一基板上に形成する素子の集積
密度が高め得る。ゲート面積も縮小できるから、
ゲートキヤパシタンスCoxが小さくとれる上、ト
ランスコンダクタンスGmの大きい半導体InSbを
用いているので、Gm／Coxで評価されるICの演
算速度を大く設計できることが本発明の特徴であ
る。なお本発明の構成例、第３図、第４図において
ゲート電極を分割して複数個のゲートを設けるこ
とは任意である。 (5) 実施例以下、本発明を実施例を参照して詳細に説明す
る。目的とする素子構造を第５図に示す、MISダ
イオード（平面図ａ）およびMIS―FET（平面
図ｂ）とする。同図ｂのAA′線に沿う素子構造断
面を同図ｃに示す。この断面は基板側（InSb膜
55の下側）とInSb膜55の上面に２つのゲート電
極５１，５２をもつFETをあらわす。ゲート５
１，５２は図示されない方向で結線されており、
このゲート電圧Ｖ_Gによつてソース電極５３、ド
レイン電極５４間の電流Isdが制御される。InSb
膜55はガラス５６，５７，５８中に埋込まれてい
る。ガラス５６，５８はSiO₂としたが、ガラス
５７はアルミナを含有するシリカガラス
（SiO₂）_1-X（Al₂O₃）ｘである。電極５１，５
３，５４はAl蒸着膜である。ゲート電極５２は
基板である高抵抗Siの一部をn⁺層としたSiゲート
である。これらの構造を得るまでの製造工程を第６図に
よつて順次述べる。IC用基板としては直径25mm
φ、厚さ３mmのSi板60（抵抗率ｐ〓100Ωcm）を
用いた。この60上でSiゲート６２となるべき局部
に不純物を予め導入してある。これはスパツタし
たSiO₂膜をマスクとして、リンＰを拡散するこ
で達成される（同図１）。次にSiO₂66を0.5μｍ厚
さにスパツタしてフオトエツチし、所望のFET
形状である矩形にSiO₂を除去して凹溝を形成す
る（同図２）。次に、下地ガラス67をｘ＝０・18
とする（SiO_21-X（Al₂O₃）_X混合膜とするよう前
記したプラズマCVD法により0.2μｍ被着して
InSb蒸着用基版とする（同図３）。続いて公知の
三温度蒸着法によりInるつぼ、Sbるつぼからス
トイキオメトリ組成のInSb膜65を６μｍ蒸着す
る。このとき基板温度は330℃に設定した。而後
In651をこの上に0.15μｍ被着して大気中で350
℃、５分間の加熱処理を行つてゾーンメルト用基
板とする（同図４）。次に公知のホツトワイヤゾ
ーンメルト法により微量のO₂ガスを含むHeガス
中でInSb膜をゾーンメルトして結晶粒を粗大し
かつ不純物精製を行う（特開昭51―20682）。この
ようにして得られたInSb膜を、Sn定盤上で下地
ガラス67の面が露出するまで研摩すると厚さ0.5
μｍのInSb膜が得られる（同図５）。このあと、
Arガスを用いるイオンミリング装置によりInSb
膜を0.06μｍまで薄膜くし乳酸硝酸混液により表
面を0.005μｍ以下だけ少量エツチングする（同
図６）。かくして得られた約0.06μｍ厚のInSb膜
のμ_Hは0.58×10⁴cm²／vsecである。このInSb膜を
有する基板上に、基板温度200℃以下でクロー放
電CVD法によりSiO₂膜68を0.2μｍ被着した。
（同図７）。このあと、FETのソースおよびドレ
イン電極用にSiO₂膜６８上にコンタクトホール
をフオトエツチングによつて設ける（同図８）。
このとき引きつづき下部ゲート６２に達する、ゲ
ート電極結合用のコンタクトホールもフオトエツ
チング法によつて設ける。次に配線用電極材６９
として、Crを約0.01μｍ被着してのち（特開昭50
―34471参照）Alを0.8μｍ被着する（同図９）。
次に再びフオトエツチング法により、Alを部分
的に除去してソース電極６３、ドレイン電極６
４、ゲート電極６１を形成する（同図１０）。こ
のとき、二つのゲート電極６１と６２はコンタク
トホールにより結合されている。このあと、かく
して得られたMIS構造基板を大気中で100℃，20
時間の熱処理を施し、InSbとガラスとの間の界
面準位を安定化させてヒステリシスを0.02Vにで
きた。ここで作成したMIS―FETのデイメンジヨン
は、ソース・ドレイン間距離はＬ＝５μｍ，
InSb膜の幅はＷ＝10μｍに設計してある。InSb
膜の抵抗率はρ＝6.6×10^-2Ωcmであつたから、
フラツトバンドの時の素子直流抵抗はRsd＝5.5K
Ωである。一般にソース・ドレイン間の電界Edに対して
ゲート・ソース間キヤパシタンスをＣとする、ト
ランスコンダクタンスGmは（三極管動作領域
で） Gm＝Ｃ／Ｌ×μ_H×Ed で与えられる。これから演算速度の指標Gm／Ｃ
は Gm／Ｃ＝μ_ＨＥｄ／Ｌとなる。μ_H＝0.58×10⁴cm²／vs，Ed＝２×10²v／
cm，Ｌ＝５μｍに対しては、Gm／Ｃ＝2.3×
10¹⁰sec^-1＝（0.043nsec）^-1が得られる。このとき
ソース・ドレイン間電圧LEdは0.10Vであるか
ら、（ゲート電圧より十分小さくなるため）前記
した三極間動作領域にあることが立証される。前記したパラメータGm／Ｃの値を三極管また
は五極管動作領域でｎチヤネルSi―MIS―FETの
場合に計算すると、μ_H＝600cm²／vsec，Ｅ_D＝
10⁴v／cm、であるからＬ＝５μｍに対しては
Gm／Ｃ＝1.2×10¹⁰sec^-1＝（0.083nsec^-1）^-1であ
る。すなわちInSb―MIS―FETの方が約２倍だ
け早く演算できる。実際のSi―MOS―ICでは、１トランジスタあ
たりの演算時間は、１〜0.3nsecで上記した
0.083nsecより長いが、これは電極と配線の容量
が考慮されていないためである。InSb―MIS―
ICを想定すると、素子間分離が不要である分だ
け電極配線容量が小さくできるので、ICにした
場合に演算時間を約0.1nsecに設計し易い。 (6) まとめ以上説明したごとく本発明によれば、従来達成
できなかつたμ_H＝２−８×10³cm²／vsecの値を示
すInSb薄膜を、MIS―FET動作ができる厚さ0.03
〜0.1μｍのときに実際に作成でき、さらに従来
ゲートヒステリシスを抑制できなかつたのに対し
てこれがMIS―FET動作をするにたる値まで小
さくすることができるので、初めて高速演算回路
に適するInSb―MIS―FETを設計できるように
なつた。このFETによるICは、従来汎用されて
いるSi―FET―ICよりも早い演算速度をもつ可
能性を示したので、本発明は産業界に十分寄与で
きるものと信ずる。

【図面の簡単な説明】

第１図は本発明の製法によるInSb薄膜の膜厚
ｄと電子移動度の関係を示す図、第２図は陽極酸
化膜と本発明のプラズマCVD法による絶縁膜が
示すゲート電圧とキヤパシタンスの関係を示す
図、第３図はMISダイオードの構成例（断面
図）、第４図はMIS―FETの構成例（断面図）、
第５図はMISダイオードとFETの具体例（平面
図および断面図）、第６図はその具体的製法の工
程毎断面図を示す。

Claims

【特許請求の範囲】

１基板に不純物を導入して形成された導電性ゲ
ート上に深さが0.1〜2.0μｍでありその平面形状
が所望の素子形状である凹溝が設けられてあり、
しかも該凹溝の表面が（SiO₂）₀.₈₂（Al₂O₃）₀.₁₈で
構成されている構造体の上に、InSb半導体膜を
蒸着しさらにマイクロゾーンメルトを施したの
ち、該構造体を軟金属ラツプ上で研磨して前記凹
溝内のみにInSb半導体膜を残し、さらにこの
InSb膜を気体イオンによるスパツタ法で薄膜化
してその厚さを0.03〜0.1μｍに一様に減じたの
ち、少なくともInSb膜表面にSiO₂からなるゲー
ト絶縁膜を形成し、その上部に導電体ゲート層を
形成して、さらに該MIS構造体を大気中で100〜
200℃の温度で16〜24時間加熱処理することを特
徴とするInSbMIS構造の製造方法。