JPS6141141B2 - - Google Patents
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- Publication number
- JPS6141141B2 JPS6141141B2 JP54007988A JP798879A JPS6141141B2 JP S6141141 B2 JPS6141141 B2 JP S6141141B2 JP 54007988 A JP54007988 A JP 54007988A JP 798879 A JP798879 A JP 798879A JP S6141141 B2 JPS6141141 B2 JP S6141141B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- drain
- source
- holes
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はMOS型記憶装置にかかり、とくに
MOS型電果トランジスタを用いた半導体メモリ
に関する。
MOS型電果トランジスタを用いた半導体メモリ
に関する。
従来MOS型電界効果トランジスタを用いたメ
モリの１つには、MOS型ダイオードの形成する
容量内に電荷が蓄積されているかどうかを“０”
と“１”に対応させ、その“０”もしくは“１”
の状態を保持するにはその状態に対応した電圧を
繰り返しMOSダイオードに印加し、又そのダイ
オードの電荷蓄積の状態は極短時間に行う事が可
能な所謂ランダムアクセスメモリ（以下RAMと
略す）と呼ばれるものがある。この従来のRAM
に於いてはビツト線に読み出される信号は、
MOSダイオードの容量に蓄積された電荷がビツ
ト線全体を充電した時のビツト線の電位変化ΔＶ
として検出される。従つて電荷がMOSダイオー
ドに蓄積された時のビツト線電位の変化ΔＶは大
きく、電荷がない時のΔＶは小さいので、“０”
と“１”の状態が区別される。しかしながらこの
様な従来のRAMに於いては、以下の様な大きな
欠点が有る。即ちビツト線の容量を充電する為の
電荷は、MOSダイオードの容量に蓄積されてい
た電荷のみであるから、このMOSダイオードの
容量がビツト線の容量に比し小さすぎると、ビツ
ト線に現われる電位変化ΔＶは検知不能な小さな
値となつしまう。又、この電位変化を大きくする
為にMOSダイオードの容量と大きくしようとす
るとMOSダイオードの面積を大きくするかその
ゲート絶縁膜の厚さを小さくするか、又ゲート絶
縁膜として誘電率の大きい物質を用い単位面積当
りの容量を大きくする必要がある。しかしながら
MOSダイオードの面積を大きくする事は集積度
を大巾に下げる事となり、又、ゲート絶縁膜を薄
くするとゲート絶縁膜の耐圧が下がり不良が大量
に発生する。更に誘電率の大きい絶縁膜としては
アルミナ膜とかシリコン窒化膜等があるがこれら
の膜を用いた場合、MOSダイオードの電気的特
性の安定性に問題が生じるという諸々の欠点があ
る。
モリの１つには、MOS型ダイオードの形成する
容量内に電荷が蓄積されているかどうかを“０”
と“１”に対応させ、その“０”もしくは“１”
の状態を保持するにはその状態に対応した電圧を
繰り返しMOSダイオードに印加し、又そのダイ
オードの電荷蓄積の状態は極短時間に行う事が可
能な所謂ランダムアクセスメモリ（以下RAMと
略す）と呼ばれるものがある。この従来のRAM
に於いてはビツト線に読み出される信号は、
MOSダイオードの容量に蓄積された電荷がビツ
ト線全体を充電した時のビツト線の電位変化ΔＶ
として検出される。従つて電荷がMOSダイオー
ドに蓄積された時のビツト線電位の変化ΔＶは大
きく、電荷がない時のΔＶは小さいので、“０”
と“１”の状態が区別される。しかしながらこの
様な従来のRAMに於いては、以下の様な大きな
欠点が有る。即ちビツト線の容量を充電する為の
電荷は、MOSダイオードの容量に蓄積されてい
た電荷のみであるから、このMOSダイオードの
容量がビツト線の容量に比し小さすぎると、ビツ
ト線に現われる電位変化ΔＶは検知不能な小さな
値となつしまう。又、この電位変化を大きくする
為にMOSダイオードの容量と大きくしようとす
るとMOSダイオードの面積を大きくするかその
ゲート絶縁膜の厚さを小さくするか、又ゲート絶
縁膜として誘電率の大きい物質を用い単位面積当
りの容量を大きくする必要がある。しかしながら
MOSダイオードの面積を大きくする事は集積度
を大巾に下げる事となり、又、ゲート絶縁膜を薄
くするとゲート絶縁膜の耐圧が下がり不良が大量
に発生する。更に誘電率の大きい絶縁膜としては
アルミナ膜とかシリコン窒化膜等があるがこれら
の膜を用いた場合、MOSダイオードの電気的特
性の安定性に問題が生じるという諸々の欠点があ
る。
従つて本発明は上記の欠点を除去したMOS型
メモリ装置を提供する事である。
メモリ装置を提供する事である。
本発明のMOS型メモリ装置はソース及びドレ
インから基板の伸びる空乏層が互いに接しており
かつ、ソース内に基板と同じ導電型の不純物拡散
層を形成して成るMOS型トランジスタをメモリ
セルとして用い、ソース及びドレインから伸びる
空乏層べ囲まれたチヤンネル部分に基板の多数キ
ヤリアを蓄積もしくは欠乏状態をソース・ドレイ
ン間に流れる電流により検知する構造をとる。
インから基板の伸びる空乏層が互いに接しており
かつ、ソース内に基板と同じ導電型の不純物拡散
層を形成して成るMOS型トランジスタをメモリ
セルとして用い、ソース及びドレインから伸びる
空乏層べ囲まれたチヤンネル部分に基板の多数キ
ヤリアを蓄積もしくは欠乏状態をソース・ドレイ
ン間に流れる電流により検知する構造をとる。
本発明のMOS型メモリ装置によれば、書き込
みはゲート絶縁膜下のチヤンネル部分に基板の多
数キヤリアを蓄積もしくは欠乏させる事により行
い、一方読み出しはMOSトランジスタのソー
ス・ドレイン間に流れる電流により行うから、従
来のダイナミツクMOSメモリの様に大量の電荷
を窒積するための容量は不必要であり、メモリセ
ルを小さくできるから高集積度にする事が可能と
なり又、読み出し電流を大きくとれるからビツト
線容量が大きくとも充分大きな電位変化をビツト
線に生じさせる事が可能となり、読み出し信号の
検出が非常に容易になり大容量のメモリに適して
いるという利点を有する。
みはゲート絶縁膜下のチヤンネル部分に基板の多
数キヤリアを蓄積もしくは欠乏させる事により行
い、一方読み出しはMOSトランジスタのソー
ス・ドレイン間に流れる電流により行うから、従
来のダイナミツクMOSメモリの様に大量の電荷
を窒積するための容量は不必要であり、メモリセ
ルを小さくできるから高集積度にする事が可能と
なり又、読み出し電流を大きくとれるからビツト
線容量が大きくとも充分大きな電位変化をビツト
線に生じさせる事が可能となり、読み出し信号の
検出が非常に容易になり大容量のメモリに適して
いるという利点を有する。
次に本発明によりよく理解するために図面を用
いて説明しよう。
いて説明しよう。
第１図は本発明の実施例のMOSメモリ装置の
メモリセルを構成するMOSトランジスタの断面
図である。
メモリセルを構成するMOSトランジスタの断面
図である。
本発明のMOS型メモリセルを構成するMOSト
ランジスタ１０１は高抵抗のＰ型基板１０２、Ｎ
型拡散層のソース１０３、ドレイン１０４、ソー
ス１０３内にドレイン１０４側寄りに形成された
Ｐ型不純物拡散層１０５、ゲート絶膜膜１０６、
及びそれぞれソース１０３、ドレイン１０４、Ｐ
型不純物拡散層１０５、及びゲート絶縁膜１０６
に接続される金属電極１０７，１０８，１０９，
１１０から成る構造をとる。この本発明のMOS
トランジスタ１０１をメモリセルとして用いる為
にはソース１０３から伸びる空乏層１１１とドレ
イン１０４から伸びる空欠層１１２で囲まれたチ
ヤンネル領域１１３に基板１０２の多数キヤリア
である正孔を蓄積するかもしくは欠乏させる必要
がある。今、正孔をこのチヤンネル領域１１３に
蓄積させる為には先ずゲート金属電極１１０に負
電位を印加し、Ｐ型不純物層１０５と空乏層１１
１の間に位置するソース１０３表面１１４の電位
を上げる。それと同時にドレイン電極１０８に正
の電位を与えるとドレイン１０４から正孔がチヤ
ンネル領域１１３に注入される。他方、チヤンネ
ル領域１１３から正孔を欠乏状態にするにはゲー
ト金属電極１１０に負電位を印加した時に電極１
０９に負電位を与えてソース１０３の電位を上げ
チヤンネル領域１１３からソース１０３に正孔を
流出させる。これら正孔が蓄積されたもしくは正
孔が欠乏しているチヤンネル１１３の状態はチヤ
ンネル領域１１３が空乏層１１１，１１２によつ
て囲まれているために、基板１０２内部と電気的
に絶縁されているためにある時間保持される。従
つてこのチヤンネル領域１１３の状態を続ける為
には保持時間内に再び同様の書き込みを行うとよ
い。他方このチヤンネル領域１１３が正孔を蓄積
しているかもしくは正孔が欠乏しているかはゲー
ト電極１１０には正の電圧ドレイン１０４にある
程度大きい正電圧を印加することにより行われ
る。即ちこの本発明のMOS型記憶装置のメモリ
セルを構成するMOSトランジスタ１０１は、基
板１０２とソース１０３、ドレイン１０４に電圧
を印加しない状態で空乏層１１１と１１２が接し
ている様な基板１０２の不純物濃度及びソース１
０３ドレイン１０４間の距離であるからドレイン
１０４にある正の電圧を印加するとドレイン側か
らの空乏層１１２が大きく伸びてソース１０３に
まで達し所謂パンチスルー電流が流れる。このパ
ンチスルー電流はソース１０３からの電子の注入
により生じるが、この電子注入はある正のドレイ
ン電圧においてはゲート電極１１０に正の電圧を
印加してソース１０３と基板１０２の間のｐ―ｎ
接合の表面部分１１５での生じる様にする事がで
きる。この様にパンチセルーが表面でのみ生じる
時には、チヤンネル領域１１３に正孔が蓄積され
ているか欠乏状態にあるかがソース・ドレイン間
を流れるパンチスルー電流に大きな影響を与え、
正孔が欠乏している状態であればパンチスルー電
流は大きく流れ、逆に正孔が蓄積されている状態
であればパンチスルー電流は少いかもしくはパン
チスルーが生じない様になる。従つてチヤンネル
領域１１３に正孔が蓄積されているかもしくは欠
乏しているかを“０”，“１”に対応させると、信
号の検知はパンチスルーにより流れるソース・ド
レイン電流により行うことができる。このソー
ス・ドレインを流れる電流は非常に大きくとれ従
来のダイナミツクMOSメモリに見られる様な容
量に蓄積されていたキヤリアをビツト線に再分布
させてビツト線の電位変化を見るという方法に比
しビツト線の電位を大きく変化させる事が可能と
なり大容量メモリになりビツト線容量が増大して
も充分信号の検知が可能となるという大きな利点
をもつ、更に本発明のメモリセルに於いては蓄積
されたキヤリアを直接読み出すのではなく、その
蓄積されたキヤリアで変調されたソース・ドレイ
ン間電流で検知するからキヤリア蓄積のための大
きな容量を必要しなく、高集積度に適していると
いう利点をもつている。
ランジスタ１０１は高抵抗のＰ型基板１０２、Ｎ
型拡散層のソース１０３、ドレイン１０４、ソー
ス１０３内にドレイン１０４側寄りに形成された
Ｐ型不純物拡散層１０５、ゲート絶膜膜１０６、
及びそれぞれソース１０３、ドレイン１０４、Ｐ
型不純物拡散層１０５、及びゲート絶縁膜１０６
に接続される金属電極１０７，１０８，１０９，
１１０から成る構造をとる。この本発明のMOS
トランジスタ１０１をメモリセルとして用いる為
にはソース１０３から伸びる空乏層１１１とドレ
イン１０４から伸びる空欠層１１２で囲まれたチ
ヤンネル領域１１３に基板１０２の多数キヤリア
である正孔を蓄積するかもしくは欠乏させる必要
がある。今、正孔をこのチヤンネル領域１１３に
蓄積させる為には先ずゲート金属電極１１０に負
電位を印加し、Ｐ型不純物層１０５と空乏層１１
１の間に位置するソース１０３表面１１４の電位
を上げる。それと同時にドレイン電極１０８に正
の電位を与えるとドレイン１０４から正孔がチヤ
ンネル領域１１３に注入される。他方、チヤンネ
ル領域１１３から正孔を欠乏状態にするにはゲー
ト金属電極１１０に負電位を印加した時に電極１
０９に負電位を与えてソース１０３の電位を上げ
チヤンネル領域１１３からソース１０３に正孔を
流出させる。これら正孔が蓄積されたもしくは正
孔が欠乏しているチヤンネル１１３の状態はチヤ
ンネル領域１１３が空乏層１１１，１１２によつ
て囲まれているために、基板１０２内部と電気的
に絶縁されているためにある時間保持される。従
つてこのチヤンネル領域１１３の状態を続ける為
には保持時間内に再び同様の書き込みを行うとよ
い。他方このチヤンネル領域１１３が正孔を蓄積
しているかもしくは正孔が欠乏しているかはゲー
ト電極１１０には正の電圧ドレイン１０４にある
程度大きい正電圧を印加することにより行われ
る。即ちこの本発明のMOS型記憶装置のメモリ
セルを構成するMOSトランジスタ１０１は、基
板１０２とソース１０３、ドレイン１０４に電圧
を印加しない状態で空乏層１１１と１１２が接し
ている様な基板１０２の不純物濃度及びソース１
０３ドレイン１０４間の距離であるからドレイン
１０４にある正の電圧を印加するとドレイン側か
らの空乏層１１２が大きく伸びてソース１０３に
まで達し所謂パンチスルー電流が流れる。このパ
ンチスルー電流はソース１０３からの電子の注入
により生じるが、この電子注入はある正のドレイ
ン電圧においてはゲート電極１１０に正の電圧を
印加してソース１０３と基板１０２の間のｐ―ｎ
接合の表面部分１１５での生じる様にする事がで
きる。この様にパンチセルーが表面でのみ生じる
時には、チヤンネル領域１１３に正孔が蓄積され
ているか欠乏状態にあるかがソース・ドレイン間
を流れるパンチスルー電流に大きな影響を与え、
正孔が欠乏している状態であればパンチスルー電
流は大きく流れ、逆に正孔が蓄積されている状態
であればパンチスルー電流は少いかもしくはパン
チスルーが生じない様になる。従つてチヤンネル
領域１１３に正孔が蓄積されているかもしくは欠
乏しているかを“０”，“１”に対応させると、信
号の検知はパンチスルーにより流れるソース・ド
レイン電流により行うことができる。このソー
ス・ドレインを流れる電流は非常に大きくとれ従
来のダイナミツクMOSメモリに見られる様な容
量に蓄積されていたキヤリアをビツト線に再分布
させてビツト線の電位変化を見るという方法に比
しビツト線の電位を大きく変化させる事が可能と
なり大容量メモリになりビツト線容量が増大して
も充分信号の検知が可能となるという大きな利点
をもつ、更に本発明のメモリセルに於いては蓄積
されたキヤリアを直接読み出すのではなく、その
蓄積されたキヤリアで変調されたソース・ドレイ
ン間電流で検知するからキヤリア蓄積のための大
きな容量を必要しなく、高集積度に適していると
いう利点をもつている。
第２図は本発明のMOSトランジスタ１０１の
記憶作用を説明するための図であり、ドレイン電
圧を５（Ｖ）とし、ゲート電圧を０（Ｖ）から―
５（Ｖ）までふつた時のドレイン電流の変化を示
す。ゲート電圧を０（Ｖ）から―５（Ｖ）にする
とＩDは０となり３秒後位からＩDがふえて３
（mA）位まで回復する。このＩDが０のときを例
えば“０”に対応さす回復後の電流“１”に対応
させると、信号の検知が容易になされる。
記憶作用を説明するための図であり、ドレイン電
圧を５（Ｖ）とし、ゲート電圧を０（Ｖ）から―
５（Ｖ）までふつた時のドレイン電流の変化を示
す。ゲート電圧を０（Ｖ）から―５（Ｖ）にする
とＩDは０となり３秒後位からＩDがふえて３
（mA）位まで回復する。このＩDが０のときを例
えば“０”に対応さす回復後の電流“１”に対応
させると、信号の検知が容易になされる。
第３図は本発明のMOSトランジスタ１０１を
用いた記憶装置を構成した時の図である。本発明
のMOS型記憶装置はワード線W1，W2はメモリセ
ルのMOSトランジスタ１０１のゲートに接続さ
れ、読み出しデジツト線D1，D2はドレインに書
き込みデジツト線ソース内の不純物拡散層１０５
に接続される。この装置に於いてメモリセル、
M11の“１”を書き込む時には先づW1，（−）バ
イアスを印加し、Ｄ′１を（−）にする。この様な
状態ではMOSトランジスタ１０１のチヤンネル
部からは正孔が流出し正孔が欠乏状態となる。次
にW1の電位を０もしくは正にしＤ′１を０にもど
す。この時メモリセルM21の書き込みデジツト線
Ｄ′１は０になつているのでM21の信号は保持され
る。又、メモリセルM21はワード線W2の電位が０
になつているのでM21の信号は保持される。他
方、M11に“０”の信号を書き込む為にはW1を
（−）としてＤ′１を正とする。この様な状態では、
メモリセルM11のトランジスタのチヤンネル部に
はＤ′１から正孔が注入され、チヤンネル部は正孔
が蓄積される状態となる。この時“１”の書き込
みと同様にM12，M21は信号が保持される。又M22
はＤ′２・W2にバイアスが加えられないので信号は
保持される。他方この記憶装置のメモリセルから
信号を読み出すには同じくM11を例にとつて記す
と、先づＤ′１をソース１０３と接続後接地しW1に
ある（＋）バイアスを印加し更にD1に（＋）バ
イアスをかける。もしメモリセルM11のトランジ
スタのチヤンネル部に正孔が欠乏している場合に
はD1に大きな電流が流れ“１”の信号となり、
正孔が蓄積されている場合は電流が生じなく、
“０”を読む事となる。この読み出しの時はドレ
イン側の空乏層が大きく伸びているためチヤンネ
ル部の正孔の蓄積欠乏の状態に保持される。又、
M11，M21もＤ′１が０の電位に保たれており信号は
保持される。再書き込みは、D1に現われた信号
を検知した、その信号に対応した書き込みを行え
ばよい。
用いた記憶装置を構成した時の図である。本発明
のMOS型記憶装置はワード線W1，W2はメモリセ
ルのMOSトランジスタ１０１のゲートに接続さ
れ、読み出しデジツト線D1，D2はドレインに書
き込みデジツト線ソース内の不純物拡散層１０５
に接続される。この装置に於いてメモリセル、
M11の“１”を書き込む時には先づW1，（−）バ
イアスを印加し、Ｄ′１を（−）にする。この様な
状態ではMOSトランジスタ１０１のチヤンネル
部からは正孔が流出し正孔が欠乏状態となる。次
にW1の電位を０もしくは正にしＤ′１を０にもど
す。この時メモリセルM21の書き込みデジツト線
Ｄ′１は０になつているのでM21の信号は保持され
る。又、メモリセルM21はワード線W2の電位が０
になつているのでM21の信号は保持される。他
方、M11に“０”の信号を書き込む為にはW1を
（−）としてＤ′１を正とする。この様な状態では、
メモリセルM11のトランジスタのチヤンネル部に
はＤ′１から正孔が注入され、チヤンネル部は正孔
が蓄積される状態となる。この時“１”の書き込
みと同様にM12，M21は信号が保持される。又M22
はＤ′２・W2にバイアスが加えられないので信号は
保持される。他方この記憶装置のメモリセルから
信号を読み出すには同じくM11を例にとつて記す
と、先づＤ′１をソース１０３と接続後接地しW1に
ある（＋）バイアスを印加し更にD1に（＋）バ
イアスをかける。もしメモリセルM11のトランジ
スタのチヤンネル部に正孔が欠乏している場合に
はD1に大きな電流が流れ“１”の信号となり、
正孔が蓄積されている場合は電流が生じなく、
“０”を読む事となる。この読み出しの時はドレ
イン側の空乏層が大きく伸びているためチヤンネ
ル部の正孔の蓄積欠乏の状態に保持される。又、
M11，M21もＤ′１が０の電位に保たれており信号は
保持される。再書き込みは、D1に現われた信号
を検知した、その信号に対応した書き込みを行え
ばよい。
第１図は本発明の一実施例のMOS型記憶装置
のメモリセルを構成するMOSトランジスタの断
面図であり、第２図は本発明の信号検知を説明す
る為の特性図であり、第３図は本発明実施例の回
路図である。 尚図に於いて、１０１……MOSトランジスタ
ー、１０２……Ｐ型基板、１０３……ソース、１
０４……ドレイン、１０５……P+拡散層、１０
６，１０７，１０８……金属電極、D1，D2……
読み出しデジツト線、Ｄ′１，Ｄ′２……書き込みデジ
ツト線、W1，W2……ワード線、M12…M22……メ
モリセル、である。
のメモリセルを構成するMOSトランジスタの断
面図であり、第２図は本発明の信号検知を説明す
る為の特性図であり、第３図は本発明実施例の回
路図である。 尚図に於いて、１０１……MOSトランジスタ
ー、１０２……Ｐ型基板、１０３……ソース、１
０４……ドレイン、１０５……P+拡散層、１０
６，１０７，１０８……金属電極、D1，D2……
読み出しデジツト線、Ｄ′１，Ｄ′２……書き込みデジ
ツト線、W1，W2……ワード線、M12…M22……メ
モリセル、である。
Claims (1)
- 【特許請求の範囲】 １ チヤンネル部に於ける基板の多数キヤリアの
蓄積・欠乏状態により信号を保持させるMOS型
記憶装置に於いて、ソース内に形成された基板と
同じ導電性をもつ不純物領域から該チヤンネル内
に多数キヤリアを注入もしくは該チヤンネルから
該不純物領域に多数キヤリアを流出せしめる事を
特徴とするMOS型記憶装置。 ２ 不純物領域を書き込みデジツト線、ドレイン
を読み出しデジツト線、ゲートをワード線として
用いる事を特徴とする特許請求の範囲第１項記載
のMOS型記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP798879A JPS5599765A (en) | 1979-01-25 | 1979-01-25 | Mos memory device |
| EP82102731A EP0058998B1 (en) | 1979-01-25 | 1980-01-24 | Semiconductor memory device |
| DE8080100359T DE3065928D1 (en) | 1979-01-25 | 1980-01-24 | Semiconductor memory device |
| DE8282102731T DE3069888D1 (en) | 1979-01-25 | 1980-01-24 | Semiconductor memory device |
| EP80100359A EP0014388B1 (en) | 1979-01-25 | 1980-01-24 | Semiconductor memory device |
| US06/115,323 US4298962A (en) | 1979-01-25 | 1980-01-25 | Memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP798879A JPS5599765A (en) | 1979-01-25 | 1979-01-25 | Mos memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5599765A JPS5599765A (en) | 1980-07-30 |
| JPS6141141B2 true JPS6141141B2 (ja) | 1986-09-12 |
Family
ID=11680793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP798879A Granted JPS5599765A (en) | 1979-01-25 | 1979-01-25 | Mos memory device |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0058998B1 (ja) |
| JP (1) | JPS5599765A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154077A (ja) * | 1983-02-23 | 1984-09-03 | Clarion Co Ltd | 可変容量素子 |
| JP4044510B2 (ja) * | 2003-10-30 | 2008-02-06 | 株式会社東芝 | 半導体集積回路装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2630388C3 (de) * | 1976-07-06 | 1980-08-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Ladungsgekoppeltes Halbleiterbauelement, Verfahren zu seinem Betrieb und Verwendung |
| NL191683C (nl) * | 1977-02-21 | 1996-02-05 | Zaidan Hojin Handotai Kenkyu | Halfgeleidergeheugenschakeling. |
| DE2726014A1 (de) * | 1977-06-08 | 1978-12-21 | Siemens Ag | Dynamisches speicherelement |
-
1979
- 1979-01-25 JP JP798879A patent/JPS5599765A/ja active Granted
-
1980
- 1980-01-24 EP EP82102731A patent/EP0058998B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0058998B1 (en) | 1984-12-27 |
| EP0058998A1 (en) | 1982-09-01 |
| JPS5599765A (en) | 1980-07-30 |
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