JPH0133946B2 - - Google Patents
Info
- Publication number
- JPH0133946B2 JPH0133946B2 JP54022695A JP2269579A JPH0133946B2 JP H0133946 B2 JPH0133946 B2 JP H0133946B2 JP 54022695 A JP54022695 A JP 54022695A JP 2269579 A JP2269579 A JP 2269579A JP H0133946 B2 JPH0133946 B2 JP H0133946B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- gate
- substrate
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、MOS型電界効果トランジスターを
用いた半導体半導体記憶装置に関する。
用いた半導体半導体記憶装置に関する。
従来のMOS型電界効果トランジスタを用いた
メモリの１つには、MOS型ダイオードの形成す
る容量内に電荷が蓄積されているかどうかを
“０”と“１”に対応させ、その“０”もしくは
“１”の状態を保持するには、その情報を読み出
し同じ情報を再生させるいわゆるランダムアクセ
スメモリ（RAMと略す）と呼ばれるものがあ
る。この従来のRAMにおいてはデイジツト線に
読み出される信号は、MOSダイオードの容量に
蓄積された電荷がデイジツト線全体を充電した時
のデイジツト線の電位変化△Ｖとして検出され
る。従つて電荷がMOSダイオードに蓄積された
時のデイジツト線の電位変化△Ｖは大きく電荷が
存在しない時の△Ｖは小さいので、“０”と“１”
の状態が区別される。しかしながらこのような従
来のRAMに於いては以下のような大きな欠点が
ある。すなわちデイジツト線の容量を充電するた
めの電荷は、MOSダイオードの容量に蓄積され
ていた電荷のみであるから、このMOSダイオー
ドの容量が小さすぎると、デイジツト線に表われ
る電位変化△Ｖは検出不能な小さな値となつてし
まう。またこの電位変化を大きくするためには、
MOSダイオードの面積が大きくなるが、そのゲ
ート絶縁膜を薄くするは、またはゲート線縁膜と
して誘電率の大きい物質を用い単位面積当りの容
量を大きくする必要がある。しかしながらMOS
ダイオードの面積を大きくする事は、集積度を大
巾に下げる事となり又ゲート絶縁膜を薄くすると
ゲート絶縁膜の抵抗が下がり不良が大量に発生す
る。更に誘電率の大きい絶縁膜としてはアルミナ
膜とかシリコン窒化膜等があるがこれらの膜を用
いた場合MOSダイオードの電気的特性の安定性
に問題が生じる。
メモリの１つには、MOS型ダイオードの形成す
る容量内に電荷が蓄積されているかどうかを
“０”と“１”に対応させ、その“０”もしくは
“１”の状態を保持するには、その情報を読み出
し同じ情報を再生させるいわゆるランダムアクセ
スメモリ（RAMと略す）と呼ばれるものがあ
る。この従来のRAMにおいてはデイジツト線に
読み出される信号は、MOSダイオードの容量に
蓄積された電荷がデイジツト線全体を充電した時
のデイジツト線の電位変化△Ｖとして検出され
る。従つて電荷がMOSダイオードに蓄積された
時のデイジツト線の電位変化△Ｖは大きく電荷が
存在しない時の△Ｖは小さいので、“０”と“１”
の状態が区別される。しかしながらこのような従
来のRAMに於いては以下のような大きな欠点が
ある。すなわちデイジツト線の容量を充電するた
めの電荷は、MOSダイオードの容量に蓄積され
ていた電荷のみであるから、このMOSダイオー
ドの容量が小さすぎると、デイジツト線に表われ
る電位変化△Ｖは検出不能な小さな値となつてし
まう。またこの電位変化を大きくするためには、
MOSダイオードの面積が大きくなるが、そのゲ
ート絶縁膜を薄くするは、またはゲート線縁膜と
して誘電率の大きい物質を用い単位面積当りの容
量を大きくする必要がある。しかしながらMOS
ダイオードの面積を大きくする事は、集積度を大
巾に下げる事となり又ゲート絶縁膜を薄くすると
ゲート絶縁膜の抵抗が下がり不良が大量に発生す
る。更に誘電率の大きい絶縁膜としてはアルミナ
膜とかシリコン窒化膜等があるがこれらの膜を用
いた場合MOSダイオードの電気的特性の安定性
に問題が生じる。
従つて本発明は上記の欠点を除去したMOS型
メモリ装置を提供する事である。
メモリ装置を提供する事である。
本発明のMOS型メモリ装置はソースおよびド
レインから基板に伸びる空乏層が互いに接してい
るMOS型トランジスタをメモリセルとして用い、
ソース部をワード線にドレイン部をデイジツト線
に、あるいは逆にソース部をデイジツト線にドレ
イン部をワード線に接続させ、ゲート下のチヤン
ネル部分において基板の多数キヤリア蓄積もしく
は欠乏状態にあるのか、あるいは定常状態にある
のか、をツースドレイン間に流れる電流により検
知する様な構造をとる。
レインから基板に伸びる空乏層が互いに接してい
るMOS型トランジスタをメモリセルとして用い、
ソース部をワード線にドレイン部をデイジツト線
に、あるいは逆にソース部をデイジツト線にドレ
イン部をワード線に接続させ、ゲート下のチヤン
ネル部分において基板の多数キヤリア蓄積もしく
は欠乏状態にあるのか、あるいは定常状態にある
のか、をツースドレイン間に流れる電流により検
知する様な構造をとる。
本発明のMOS型メモリ装置によれば、書き込
みはワード線、デイジツト線を選び基板に電位を
与えることによりゲート絶縁膜下のチヤンネル部
分に基板の多数キヤリアを蓄積もしくは欠乏させ
る事を行い高速度で書き込みが可能となる。一方
読み出しは、MOSトランジスターのソースドレ
イン間に流れる電流により行うため少量の電荷を
蓄積するだけで電流値の変化を大きくできる。し
たがつてデイジツト線の容量が大きくても充分大
きな電位変化をデイジツト線に生じさせることが
でき、“０”状態、“１”状態の検出が容易にな
り、集積度を向上させることが出来る。
みはワード線、デイジツト線を選び基板に電位を
与えることによりゲート絶縁膜下のチヤンネル部
分に基板の多数キヤリアを蓄積もしくは欠乏させ
る事を行い高速度で書き込みが可能となる。一方
読み出しは、MOSトランジスターのソースドレ
イン間に流れる電流により行うため少量の電荷を
蓄積するだけで電流値の変化を大きくできる。し
たがつてデイジツト線の容量が大きくても充分大
きな電位変化をデイジツト線に生じさせることが
でき、“０”状態、“１”状態の検出が容易にな
り、集積度を向上させることが出来る。
次に本発明をよりよく理解する為に図面を用い
て説明しよう。第１図は本発明のMOS型記憶装
置のメモリセルを構成するMOSトランジスタの
断面図である。この本発明のMOS型メモリセル
のMOS型トランジスタ１０１はＰ型基板１０２
にＮ型拡散層のソース１０３及びドレイン１０
４、ゲート絶縁膜１０５、金属配置１０６，１０
７，１０８から成る。このMOS型半導体におい
ては、基板に負の電位を加えることにより空乏層
をソース１０３側とドレイン１０４側から伸ば
し、ゲート絶縁膜１０７の下でつながる状態にす
ることができる。この状態でゲート電極１０７に
負の電位を加えた場合、ゲート下のシリコン表面
１０９に正孔がたまるには、ソース１０３，ドレ
イン１０４側から伸びた空乏層より、チヤンネル
部分が囲まれているために数秒間の時間がかか
り、従つてゲート電位を0Vから数Ｖ負側にパル
ス的に変化させた時ソース１０３、ドレイン１０
４間に流れる電流は急激に減少し、その後時間と
共にしだいに増加して数秒後にはだいたい定常値
にもどることが観測された。またゲート電位を負
の値から0Vにパルス的に変化させた場合、ゲー
ト下シリコン表面に蓄わえられた正孔は、ソース
１０３、ドレイン１０４側から伸びた空乏層のた
めに１０９の部分に１秒間位の間保持されるた
め、ソース１０３ドレイン１０４間に流れる電流
はゲート電圧の増加と共に急撃に増加しその後時
間と共に減少して１秒位たつと大体定常値に近づ
くことが観測された。これらの実験事実を第２図
に示す。第２図Ａなゲートにパルスを加えたとき
の時間変化を示し、第２図Ｂはソース、ドレイン
間の電流の時間変化を示す。
て説明しよう。第１図は本発明のMOS型記憶装
置のメモリセルを構成するMOSトランジスタの
断面図である。この本発明のMOS型メモリセル
のMOS型トランジスタ１０１はＰ型基板１０２
にＮ型拡散層のソース１０３及びドレイン１０
４、ゲート絶縁膜１０５、金属配置１０６，１０
７，１０８から成る。このMOS型半導体におい
ては、基板に負の電位を加えることにより空乏層
をソース１０３側とドレイン１０４側から伸ば
し、ゲート絶縁膜１０７の下でつながる状態にす
ることができる。この状態でゲート電極１０７に
負の電位を加えた場合、ゲート下のシリコン表面
１０９に正孔がたまるには、ソース１０３，ドレ
イン１０４側から伸びた空乏層より、チヤンネル
部分が囲まれているために数秒間の時間がかか
り、従つてゲート電位を0Vから数Ｖ負側にパル
ス的に変化させた時ソース１０３、ドレイン１０
４間に流れる電流は急激に減少し、その後時間と
共にしだいに増加して数秒後にはだいたい定常値
にもどることが観測された。またゲート電位を負
の値から0Vにパルス的に変化させた場合、ゲー
ト下シリコン表面に蓄わえられた正孔は、ソース
１０３、ドレイン１０４側から伸びた空乏層のた
めに１０９の部分に１秒間位の間保持されるた
め、ソース１０３ドレイン１０４間に流れる電流
はゲート電圧の増加と共に急撃に増加しその後時
間と共に減少して１秒位たつと大体定常値に近づ
くことが観測された。これらの実験事実を第２図
に示す。第２図Ａなゲートにパルスを加えたとき
の時間変化を示し、第２図Ｂはソース、ドレイン
間の電流の時間変化を示す。
次にこのMOS半導体装置において基板電位を
負にしておきソース電極１０６、ドレイン電極１
０８の両方にある負の電位を加えた時には、ソー
ス１０３、ドレイン１０４から伸びる空乏層がゲ
ート下で互いに離れている状態にすることができ
る。このためこの条件のもとでは、ゲート下のシ
リコン表面にキヤリアが保持されないために今述
べた現象は起こらない。よつて本発明のMOS型
トランジスタ−１０１に情報を書き込むには、ゲ
ート電極１０７の電位をパルス的に0Vから負の
電位にしておきそれと同時にソース電極１０６、
ドレイン電極１０８に負の電圧をパルス的に加え
る。それによつてゲート下の空乏層は離れ、ゲー
ト下のシリコン表面に正孔が蓄積される。また
MOS型トランジスタ−１０１に情報を書き込ま
ない時は、ソース電極１０７、ドレイン電極１０
９の両方またはいずれか一方を0Vにしたままで
ゲートの電位を変化させる。この時にはゲート下
の空乏層にながつているため、シリコン表面に電
荷は蓄積されない。次のこのMOS型トランジス
タ−１０１の情報を保持させる時には、ゲート電
位は負にしたままでソース電極１０６もドレイン
電極１０８共に0Vにしておく。次にMOS型トラ
ンジスタ−１０１の情報を読み出すには、まずゲ
ート電位を0Vにもどし、同時にドレイン電極１
０８に正の電位を与え、この時のドレイン側に流
れる電流を検出する。もしゲート下のシリコン表
面１０９に正電荷正孔が欠乏していれば大きな電
流がドレインに流れ、もし存在すれば電流値は小
さい。この両者の差は非常に大きく情報の読み出
しは極めて容易であり、また電流値を大きくとれ
る従つてトランジスターが小さくても大電流がと
れ、かつ電荷蓄積の為の容量が不要であるから集
積度が大巾に向上すると共に、デイジツト線の容
量が大きくても充分大きな電位変化をデイジツト
線に生じさせる事ができ、“０”状態、“１”状態
の検出が非常に容易になるという大きな利点が生
じる。
負にしておきソース電極１０６、ドレイン電極１
０８の両方にある負の電位を加えた時には、ソー
ス１０３、ドレイン１０４から伸びる空乏層がゲ
ート下で互いに離れている状態にすることができ
る。このためこの条件のもとでは、ゲート下のシ
リコン表面にキヤリアが保持されないために今述
べた現象は起こらない。よつて本発明のMOS型
トランジスタ−１０１に情報を書き込むには、ゲ
ート電極１０７の電位をパルス的に0Vから負の
電位にしておきそれと同時にソース電極１０６、
ドレイン電極１０８に負の電圧をパルス的に加え
る。それによつてゲート下の空乏層は離れ、ゲー
ト下のシリコン表面に正孔が蓄積される。また
MOS型トランジスタ−１０１に情報を書き込ま
ない時は、ソース電極１０７、ドレイン電極１０
９の両方またはいずれか一方を0Vにしたままで
ゲートの電位を変化させる。この時にはゲート下
の空乏層にながつているため、シリコン表面に電
荷は蓄積されない。次のこのMOS型トランジス
タ−１０１の情報を保持させる時には、ゲート電
位は負にしたままでソース電極１０６もドレイン
電極１０８共に0Vにしておく。次にMOS型トラ
ンジスタ−１０１の情報を読み出すには、まずゲ
ート電位を0Vにもどし、同時にドレイン電極１
０８に正の電位を与え、この時のドレイン側に流
れる電流を検出する。もしゲート下のシリコン表
面１０９に正電荷正孔が欠乏していれば大きな電
流がドレインに流れ、もし存在すれば電流値は小
さい。この両者の差は非常に大きく情報の読み出
しは極めて容易であり、また電流値を大きくとれ
る従つてトランジスターが小さくても大電流がと
れ、かつ電荷蓄積の為の容量が不要であるから集
積度が大巾に向上すると共に、デイジツト線の容
量が大きくても充分大きな電位変化をデイジツト
線に生じさせる事ができ、“０”状態、“１”状態
の検出が非常に容易になるという大きな利点が生
じる。
第３図には本発明のMOS型メモリセル装置の
メモリセルの配置と配線図を示す。この図のゲー
ト電極と基板電極はすべてのセルでつながつてい
る。デイジツト線D1，D2……はMOSトランジス
タ−M11，M12……の（ドレイン）電極に、ワー
ド線W1，W2，……は（ソース）電極に接続され
ている。今MOSトランジスタ−Mijに情報を書
き込むには、ゲート電極の電位をパルス的に負の
電位にする。と同時にまずデイジツト線Diを選
びそれもパルス的に負の電位を加える。次にワー
ド線をW1から順に選んで行きその中で情報を書
き込むべきトランジスタに接続するワード線Wj
には負の電位、その他のロード線には0Vを与え
ておきワード線Wnまで書き込みを行なう。次に
デイジツト線D1につないだセルの書き込みが終
わると次のデイジツト線D2に移り同様の操作を
行なう。そしてすべてのデイジツト線について同
様の操作を行なつた時にセルへの書き込みが終わ
る。即ちセルMijへの書き込みはデイジツト線、
Diワード線Wjをえらぶことにより行なわれる。
情報を読み出すには、まずゲート電位を0Vにも
どしデイジツト線Diを選びそれを検出器と接線
する。次にワード線をW1から選んでいき選んだ
ワード線Wjに正の電位を加える。デイジツト線
とワード線のつながつたセルに電荷が存在しなけ
れば大きな電流が流れ、電荷が存在すれば小さな
電流が流れる。これをデイジツト線に接続した検
出器により検出する。なお、選ばないワード線の
電位は0Vなので選ばないセルからデイジツト線
に電流は流れないので、読み出すセルはこの方法
で指定できる。従つてセルMijの情報はデイジツ
ト線Di、ワード線Wjにより検出される。セル
Mijの情報が読み出され、読み出されたセルに情
報が書き込まれているとすると、信号再生回路が
働らきゲートに負の電位がかかると同時にワード
線デイジツト線に負の電位が加わることにより
Mijに書き込まれていた情報が再生される。この
ようにしてすべてのセルについて読み出しと同時
に再生が行なわれる。
メモリセルの配置と配線図を示す。この図のゲー
ト電極と基板電極はすべてのセルでつながつてい
る。デイジツト線D1，D2……はMOSトランジス
タ−M11，M12……の（ドレイン）電極に、ワー
ド線W1，W2，……は（ソース）電極に接続され
ている。今MOSトランジスタ−Mijに情報を書
き込むには、ゲート電極の電位をパルス的に負の
電位にする。と同時にまずデイジツト線Diを選
びそれもパルス的に負の電位を加える。次にワー
ド線をW1から順に選んで行きその中で情報を書
き込むべきトランジスタに接続するワード線Wj
には負の電位、その他のロード線には0Vを与え
ておきワード線Wnまで書き込みを行なう。次に
デイジツト線D1につないだセルの書き込みが終
わると次のデイジツト線D2に移り同様の操作を
行なう。そしてすべてのデイジツト線について同
様の操作を行なつた時にセルへの書き込みが終わ
る。即ちセルMijへの書き込みはデイジツト線、
Diワード線Wjをえらぶことにより行なわれる。
情報を読み出すには、まずゲート電位を0Vにも
どしデイジツト線Diを選びそれを検出器と接線
する。次にワード線をW1から選んでいき選んだ
ワード線Wjに正の電位を加える。デイジツト線
とワード線のつながつたセルに電荷が存在しなけ
れば大きな電流が流れ、電荷が存在すれば小さな
電流が流れる。これをデイジツト線に接続した検
出器により検出する。なお、選ばないワード線の
電位は0Vなので選ばないセルからデイジツト線
に電流は流れないので、読み出すセルはこの方法
で指定できる。従つてセルMijの情報はデイジツ
ト線Di、ワード線Wjにより検出される。セル
Mijの情報が読み出され、読み出されたセルに情
報が書き込まれているとすると、信号再生回路が
働らきゲートに負の電位がかかると同時にワード
線デイジツト線に負の電位が加わることにより
Mijに書き込まれていた情報が再生される。この
ようにしてすべてのセルについて読み出しと同時
に再生が行なわれる。
この第３図に示すメモリ−セルのゲート電極、
デイジツト線、ワード線の電位の与え方にはその
他いろいろな方法があり、今述べた方法はそのう
ちの一例にすぎない。
デイジツト線、ワード線の電位の与え方にはその
他いろいろな方法があり、今述べた方法はそのう
ちの一例にすぎない。
第１図は本発明のMOS型記憶装置のメモリセ
ルを構成するMOS型トランジスタの断面図であ
る。第２図Ａは第１図に示すMOS型トランジス
タ−のゲート電圧の時間変化に示し、第２図Ｂは
第２図Ａに対応してソース、ドレイン電流の時間
変化を示す。第３図は本発明のMOS型記憶装置
のメモリセルの配置と配線を示す図である。 なお図において、１０１……本発明のMOS型
メモリセルを構成するMOS型トランジスタ、１
０２……シリコン基板、１０３……ソース、１０
４……ドレイン、１０５……ゲート酸化膜、１０
６，１０７，１０８……金属配線、１０９……正
孔の保持される部分である。
ルを構成するMOS型トランジスタの断面図であ
る。第２図Ａは第１図に示すMOS型トランジス
タ−のゲート電圧の時間変化に示し、第２図Ｂは
第２図Ａに対応してソース、ドレイン電流の時間
変化を示す。第３図は本発明のMOS型記憶装置
のメモリセルの配置と配線を示す図である。 なお図において、１０１……本発明のMOS型
メモリセルを構成するMOS型トランジスタ、１
０２……シリコン基板、１０３……ソース、１０
４……ドレイン、１０５……ゲート酸化膜、１０
６，１０７，１０８……金属配線、１０９……正
孔の保持される部分である。
Claims (1)
- １ 一導電型半導体基板に逆導電型のソースおよ
びドレインが形成され、該ソース、ドレイン間の
前記半導体基板上に絶縁膜を介してその両端が前
記ソース、ドレインの端部近傍上にほぼ位置する
ゲートを有するMOS型トランジスタをメモリセ
ルとして用い、前記ソースおよびドレインの一方
がワード線に、前記ソースおよびドレインの他方
がデイジツト線に接続され、情報保持時には前記
ソースおよびドレインから前記基板に伸びる空乏
層が互いに接するように前記基板はバイアスさ
れ、書込み時には前記ソース、ドレインからの空
乏層が離れるように前記ソース、ドレインを駆動
するとともに書込情報に応じた電位を前記ゲート
に印加し、前記空乏層で基板から分離されたゲー
ト下のチヤンネル部分において基板の多数キヤリ
アが蓄積状態もしくは定常状態にあるかを記憶情
報に対応させ、この多数キヤリアの状態をソー
ス・ドレイン間に流れる電流によつて検知するこ
とを特徴とするMOS型記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269579A JPS55115355A (en) | 1979-02-28 | 1979-02-28 | Mos type memory |
| DE8080100359T DE3065928D1 (en) | 1979-01-25 | 1980-01-24 | Semiconductor memory device |
| DE8282102732T DE3070846D1 (en) | 1979-02-28 | 1980-01-24 | Semiconductor memory device |
| EP82102732A EP0061202B1 (en) | 1979-02-28 | 1980-01-24 | Semiconductor memory device |
| EP80100359A EP0014388B1 (en) | 1979-01-25 | 1980-01-24 | Semiconductor memory device |
| US06/115,323 US4298962A (en) | 1979-01-25 | 1980-01-25 | Memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269579A JPS55115355A (en) | 1979-02-28 | 1979-02-28 | Mos type memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55115355A JPS55115355A (en) | 1980-09-05 |
| JPH0133946B2 true JPH0133946B2 (ja) | 1989-07-17 |
Family
ID=12089999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269579A Granted JPS55115355A (en) | 1979-01-25 | 1979-02-28 | Mos type memory |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0061202B1 (ja) |
| JP (1) | JPS55115355A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4044510B2 (ja) * | 2003-10-30 | 2008-02-06 | 株式会社東芝 | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147280A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor device |
| DE2630388C3 (de) * | 1976-07-06 | 1980-08-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Ladungsgekoppeltes Halbleiterbauelement, Verfahren zu seinem Betrieb und Verwendung |
| NL191683C (nl) * | 1977-02-21 | 1996-02-05 | Zaidan Hojin Handotai Kenkyu | Halfgeleidergeheugenschakeling. |
| DE2726014A1 (de) * | 1977-06-08 | 1978-12-21 | Siemens Ag | Dynamisches speicherelement |
-
1979
- 1979-02-28 JP JP2269579A patent/JPS55115355A/ja active Granted
-
1980
- 1980-01-24 EP EP82102732A patent/EP0061202B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0061202A1 (en) | 1982-09-29 |
| EP0061202B1 (en) | 1985-07-03 |
| JPS55115355A (en) | 1980-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3473953B2 (ja) | 不揮発性ランダムアクセス・メモリ装置 | |
| US4419743A (en) | Semiconductor memory device | |
| JPH09509284A (ja) | シリコン−オン−インシュレータ基板上のキャパシタ無しｄｒａｍ素子 | |
| JPH0799251A (ja) | 半導体メモリセル | |
| KR0156233B1 (ko) | 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열 | |
| JP2004535669A (ja) | 半導体素子 | |
| JPS6319847A (ja) | 半導体記憶装置 | |
| RU2216819C2 (ru) | Полупроводниковое запоминающее устройство | |
| US4363110A (en) | Non-volatile dynamic RAM cell | |
| JP2000113683A (ja) | 半導体装置 | |
| CA1135853A (en) | Self-refreshed capacitor memory cell | |
| US4168536A (en) | Capacitor memory with an amplified cell signal | |
| US4067001A (en) | Line for transporting charges from storage elements in a storage field | |
| US4120047A (en) | Quasi-static MOS memory array with standby operation | |
| JPS6322626B2 (ja) | ||
| JPH0133946B2 (ja) | ||
| CN1310845A (zh) | 电阻性的铁电存储单元 | |
| US4250568A (en) | Capacitor semiconductor storage circuit | |
| JP2588311B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH0410154B2 (ja) | ||
| US4712123A (en) | Dynamic memory device | |
| JPH1092954A (ja) | 半導体記憶装置 | |
| JPS6141141B2 (ja) | ||
| JPS6370558A (ja) | 半導体メモリセル | |
| JPH0671068B2 (ja) | 半導体記憶装置 |