JPS6142428B2 - - Google Patents
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- Publication number
- JPS6142428B2 JPS6142428B2 JP56047057A JP4705781A JPS6142428B2 JP S6142428 B2 JPS6142428 B2 JP S6142428B2 JP 56047057 A JP56047057 A JP 56047057A JP 4705781 A JP4705781 A JP 4705781A JP S6142428 B2 JPS6142428 B2 JP S6142428B2
- Authority
- JP
- Japan
- Prior art keywords
- resin part
- resin
- chip
- lead frame
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/18—Circuits for erasing optically
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
本発明は、光を照射することにより消去できる
EPROM(消去可能なPROM)のICチツプを樹脂
封止した半導体装置の新規な製造方法に関するも
のである。
EPROM(消去可能なPROM)のICチツプを樹脂
封止した半導体装置の新規な製造方法に関するも
のである。
一般にEPROMチツプは、外部からの光の照射
を受けることができるように、セラミツクのパツ
ケージ内に収容され照射用の窓が設けられたキヤ
ツプにより封止されている。その構造は周知であ
る。セラミツクパツケージは複数のセラミツク板
を積層する等その構造が複雑で、製造コストが高
くまた材料自体も高価なものである。特に最近半
導体チツプ自体のコストが低減され装置全体の価
格に対してセラミツクパツケージの価格の占める
割合が高くなつている。
を受けることができるように、セラミツクのパツ
ケージ内に収容され照射用の窓が設けられたキヤ
ツプにより封止されている。その構造は周知であ
る。セラミツクパツケージは複数のセラミツク板
を積層する等その構造が複雑で、製造コストが高
くまた材料自体も高価なものである。特に最近半
導体チツプ自体のコストが低減され装置全体の価
格に対してセラミツクパツケージの価格の占める
割合が高くなつている。
本発明の目的は、EPROMチツプを収容する低
価格のパツケージとして、樹脂封止タイプの半導
体装置を預易に形成することができる製造方法を
提供することにある。本発明の特徴は、リードフ
レームに搭載されたICチツプの表面上に所定厚
さの第1の樹脂部を積み上げる工程と、該第1の
樹脂部上面が露出するよう該リードフレーム、該
ICチツプ及び該第1の樹脂部を第2の樹脂部で
被覆する工程と、該第1の樹脂部を除去し、該
ICチツプの表面を露出せしめるキヤビテイ部を
形成する工程と、光を透過するキヤツプ部材で該
キヤビテイ部を封止する工程とを有することにあ
る。
価格のパツケージとして、樹脂封止タイプの半導
体装置を預易に形成することができる製造方法を
提供することにある。本発明の特徴は、リードフ
レームに搭載されたICチツプの表面上に所定厚
さの第1の樹脂部を積み上げる工程と、該第1の
樹脂部上面が露出するよう該リードフレーム、該
ICチツプ及び該第1の樹脂部を第2の樹脂部で
被覆する工程と、該第1の樹脂部を除去し、該
ICチツプの表面を露出せしめるキヤビテイ部を
形成する工程と、光を透過するキヤツプ部材で該
キヤビテイ部を封止する工程とを有することにあ
る。
以下本発明の一実施例を図面に従つて詳細に説
明する。
明する。
第1図参照
リードフレーム1のチツプ搭載部1′上にICチ
ツプ2を従来の通常方法により搭載し、ICチツ
プ2の電極とリードフレーム1とを導通するワイ
ヤー3を形成する。その後ICチツプ2の表面に
まず薄く保護用樹脂層(図示せず)を形成し、さ
らに表面上に粘度の高い樹脂を積み上げ第1の樹
脂部4を形成する。
ツプ2を従来の通常方法により搭載し、ICチツ
プ2の電極とリードフレーム1とを導通するワイ
ヤー3を形成する。その後ICチツプ2の表面に
まず薄く保護用樹脂層(図示せず)を形成し、さ
らに表面上に粘度の高い樹脂を積み上げ第1の樹
脂部4を形成する。
第2図参照
上記第1の樹脂部が固まつた後、通常のモール
ド法により第2の樹脂部5を形成し、ICチツプ
2、リードフレーム1、ワイヤー3及び第1の樹
脂部側面を封止する。この時第1の樹脂部4上面
は外部に露出させておく。
ド法により第2の樹脂部5を形成し、ICチツプ
2、リードフレーム1、ワイヤー3及び第1の樹
脂部側面を封止する。この時第1の樹脂部4上面
は外部に露出させておく。
第3図参照
第1の樹脂部4は溶かし第2の樹脂部5は溶か
さない溶剤により、第1の樹脂部4を除去し、
ICチツプ2の表面を露出させるキヤビテイ部4
0形成する。
さない溶剤により、第1の樹脂部4を除去し、
ICチツプ2の表面を露出させるキヤビテイ部4
0形成する。
第4図参照
N2等の不活性ガス雰囲気中で、キヤビテイ部
40の内部をキヤツプ材6により封止する。この
キヤツプ部材6は紫外線等の光を透過する部分を
有している。
40の内部をキヤツプ材6により封止する。この
キヤツプ部材6は紫外線等の光を透過する部分を
有している。
以上説明した様に本発明によれば、従来の樹脂
封止タイプの半導体装置の製造工程に、単に第1
の樹脂部4を形成する工程、それを除去する工程
及びキヤツプ部材6を設ける工程を加えるだけで
よく、従来の製造工程を利用して簡単に行なうこ
とができる。そしてそのような簡単な工程で、従
来のセラミツクパツケージよりもはるかに低価格
にすることができる。
封止タイプの半導体装置の製造工程に、単に第1
の樹脂部4を形成する工程、それを除去する工程
及びキヤツプ部材6を設ける工程を加えるだけで
よく、従来の製造工程を利用して簡単に行なうこ
とができる。そしてそのような簡単な工程で、従
来のセラミツクパツケージよりもはるかに低価格
にすることができる。
第1図乃至第4図は本発明の一実施例の各工程
を示す断面図である。 図中、1はリードフレーム、2はICチツプ、
3はワイヤー、4は第1の樹脂部、5は第2の樹
脂部、6はキヤツプ部材である。
を示す断面図である。 図中、1はリードフレーム、2はICチツプ、
3はワイヤー、4は第1の樹脂部、5は第2の樹
脂部、6はキヤツプ部材である。
Claims (1)
- 1 リードフレームに搭載されたICチツプの表
面上に所定厚さの第1の樹脂部を積み上げる工程
と、該第1の樹脂部上面が露出するよう該リード
フレーム、該ICチツプ及び該第1の樹脂部を第
2の樹脂部で被覆する工程と、該第1の樹脂部を
除去し、該ICチツプの表面を露出せしめるキヤ
ビテイ部を形成する工程と、光を透過するキヤツ
プ部材で該キヤビテイ部を封止する工程とを有す
ることを特徴とする樹脂封止型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047057A JPS57162352A (en) | 1981-03-30 | 1981-03-30 | Manufacture of resin-sealed semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047057A JPS57162352A (en) | 1981-03-30 | 1981-03-30 | Manufacture of resin-sealed semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162352A JPS57162352A (en) | 1982-10-06 |
| JPS6142428B2 true JPS6142428B2 (ja) | 1986-09-20 |
Family
ID=12764521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56047057A Granted JPS57162352A (en) | 1981-03-30 | 1981-03-30 | Manufacture of resin-sealed semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162352A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766095A (en) * | 1985-01-04 | 1988-08-23 | Oki Electric Industry Co., Ltd. | Method of manufacturing eprom device |
| JPS61156249U (ja) * | 1985-03-18 | 1986-09-27 | ||
| US5026667A (en) * | 1987-12-29 | 1991-06-25 | Analog Devices, Incorporated | Producing integrated circuit chips with reduced stress effects |
| US6165816A (en) * | 1996-06-13 | 2000-12-26 | Nikko Company | Fabrication of electronic components having a hollow package structure with a ceramic lid |
| KR101032337B1 (ko) | 2002-12-13 | 2011-05-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광장치 및 그의 제조방법 |
| JP2009267272A (ja) * | 2008-04-29 | 2009-11-12 | New Japan Radio Co Ltd | 半導体中空パッケージ及びその製造方法 |
| JP2010062232A (ja) * | 2008-09-02 | 2010-03-18 | Nec Electronics Corp | 素子の機能部を露出させた半導体装置の製造方法 |
-
1981
- 1981-03-30 JP JP56047057A patent/JPS57162352A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162352A (en) | 1982-10-06 |
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