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JPS6143740B2 - - Google Patents
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JPS6143740B2 - - Google Patents

Info

Publication number
JPS6143740B2
JPS6143740B2 JP56151045A JP15104581A JPS6143740B2 JP S6143740 B2 JPS6143740 B2 JP S6143740B2 JP 56151045 A JP56151045 A JP 56151045A JP 15104581 A JP15104581 A JP 15104581A JP S6143740 B2 JPS6143740 B2 JP S6143740B2
Authority
JP
Japan
Prior art keywords
scan
latch
data processing
screen
processing device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56151045A
Other languages
Japanese (ja)
Other versions
JPS5852755A (en
Inventor
Hiroshi Yonemasu
Hidekyo Ozawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP56151045A priority Critical patent/JPS5852755A/en
Publication of JPS5852755A publication Critical patent/JPS5852755A/en
Publication of JPS6143740B2 publication Critical patent/JPS6143740B2/ja
Granted legal-status Critical Current

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Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558Addressing or selecting of subparts of the device under test

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Digital Computer Display Output (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 本発明は、スキヤンアウトされたラツチなどの
信号名およびその状態値がデイスプレイ上に表示
されるようになつたデータ処理システムにおい
て、デイスプレイ上に表示されているラツチなど
の状態値を鍵盤などを用いて書替えると、対応す
るラツチの状態値をも変更されるようにしたスキ
ヤンイン方式に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention provides a data processing system in which the names of signals such as scanned out latches and their status values are displayed on a display. This relates to a scan-in method in which when a state value is rewritten using a keyboard or the like, the state value of the corresponding latch is also changed.

本体系計算機とサービス・プロセツサとを備
え、サービス・プロセツサが本体系計算機のラツ
チやレジスタの状態をスキヤンアウトできると共
に、ラツチやレジスタに任意の値をスキヤンイン
できるようになつた計算機システムは公知であ
る。本体系計算機から取出されたスキヤンアウ
ト・データはサービス・プロセツサによつて編集
され、そのラツチやレジスタの信号名とその状態
値が対をなしてサービス・プロセツサのデイスプ
レイ上に表示される。
Computer systems are known that are equipped with a main body computer and a service processor, in which the service processor can scan out the state of the latches and registers of the main body computer, and also scan in arbitrary values to the latches and registers. . The scanout data retrieved from the main system computer is edited by the service processor, and the signal names of the latches and registers and their status values are displayed in pairs on the display of the service processor.

本体系計算機の制御回路を構成するラツチを強
制的にセツトしたり、エラー・ラツチをセツトし
て疑似障害を発生させることが出来れば、ホスト
計算機の制御回路の試験や診断に有効であるが、
従来はこれを行うため、ホスト計算機のラツチの
セツト端子又はリセツト端子をクリツプしてい
た。しかし、この方法では先ずセツト又はリセツ
トしたい実装位置を調べ、物理的にクリツプしな
ければならず不便である。また、回路のLSI化が
進むとクリツプできないラツチもでてくる。
If it were possible to forcibly set the latches that make up the control circuit of the main computer, or to set an error latch to generate a pseudo failure, it would be effective for testing and diagnosing the control circuit of the host computer.
Conventionally, this was accomplished by clipping the set or reset terminal of the latch on the host computer. However, with this method, it is inconvenient that the mounting position to be set or reset must first be determined and physically clipped. Additionally, as circuits become more integrated into LSI, some latches that cannot be clipped will appear.

本発明は、上記の考察に基づくものであつて、
第1のデータ処理装置、並びに第1のデータ処理
装置に対してスキヤンインおよびスキヤンアウト
できる第2のデータ処理装置を有するデータ処理
システムにおいて、第2のデータ処理装置におけ
るスキヤンイン動作を簡単に行い得るようにした
スキヤンイン方式を提供することを目的としてい
る。そしてそのため、本発明のスキヤンイン方式
は、第1のデータ処理装置と、該第1のデータ処
理装置のラツチに対してスキヤンアウトおよびス
キヤンインする機能を有する第2のデータ処理装
置とを具備するデータ処理システムにおいて、上
記第2のデータ処理装置は、上記第1のデータ処
理装置の状態を自己のデイスプレイ装置の画面上
に編集表示すると共に、上記画面上のラツチの状
態値がオペレータによつて変更されたとき、画面
上におけるラツチの変更された状態値と上記第1
のデータ処理装置のラツチの状態値とが一致する
ようにスキヤンインによつて上記第1のデータ処
理装置のラツチの状態値を変更するように構成さ
れていることを特徴とするものである。以下、本
発明を図面を参照しつつ説明する。
The present invention is based on the above considerations, and includes:
In a data processing system having a first data processing device and a second data processing device that can scan in and out of the first data processing device, a scan-in operation in the second data processing device can be easily performed. The purpose is to provide a scan-in method with Therefore, the scan-in method of the present invention provides a data processing system that includes a first data processing device and a second data processing device that has a function of scanning out and scanning in to the latch of the first data processing device. In the system, the second data processing device edits and displays the state of the first data processing device on the screen of its own display device, and the state value of the latch on the screen is changed by the operator. , the changed state value of the latch on the screen and the first
The present invention is characterized in that the state value of the latch of the first data processing device is changed by scan-in so that the state value of the latch of the first data processing device coincides with the state value of the latch of the first data processing device. Hereinafter, the present invention will be explained with reference to the drawings.

第1図は本発明が適用されるデータ処理システ
ムの概要を示す図、第2図はスキヤンアウト回路
の概要を示す図、第3図はスキヤンイン回路の概
要を示す図、第4図はスキヤン画面の1例を示す
図、第5図はフアイル3の表示フオーマツトおよ
びスキヤン・アドレスを示す図、第6図は本体系
装置のラツチを示す図、第7図はスキヤンインが
行われる場合の画面上の変化を説明する図、第8
図はサービス・プロセツサで行われるスキヤンイ
ン動作のフローチヤートである。
FIG. 1 is a diagram showing an overview of a data processing system to which the present invention is applied, FIG. 2 is a diagram showing an overview of a scan-out circuit, FIG. 3 is a diagram showing an overview of a scan-in circuit, and FIG. 4 is a diagram showing a scan screen. Figure 5 is a diagram showing the display format and scan address of file 3, Figure 6 is a diagram showing the latch of the main system device, and Figure 7 is a diagram showing the display format on the screen when scan-in is performed. Diagram explaining changes, No. 8
The figure is a flowchart of the scan-in operation performed by the service processor.

第1図において、1は本体系装置、2はインタ
フエース回路、3はフアイル、4はメモリ、5は
サービス・プロセツサの中央処理装置、6はデイ
スプレイ・コントローラ、7はデイスプレイ、8
はキーボードをそれぞれ示している。
In FIG. 1, 1 is the main system unit, 2 is the interface circuit, 3 is the file, 4 is the memory, 5 is the central processing unit of the service processor, 6 is the display controller, 7 is the display, and 8 is the central processing unit of the service processor.
indicate the respective keyboards.

第1図において、1点鎖線の下側はサービス・
プロセツサを示しており、サービス・プロセツサ
は、インタフエース回路2、フアイル3、メモリ
4、中央処理装置5、デイスプレイ・コントロー
ラ6、デイスプレイ7およびキーボードなどを有
している。サービス・プロセツサは、本体系装置
1のラツチの状態をスキヤンアウトする機能およ
び本体系装置1のラツチに任意の値をスキヤンイ
ンする機能を有している。スキヤン・モードに設
定されているときに、フアイル3よりとり出した
スキヤンアドレスを元にして、ラツチの状態が本
体系装置から読出され、サービス・プロセツサに
取込まれる。取込まれたスキヤンアウト・データ
はサービス・プロセツサによつて編集されデイス
プレイ7に表示される。オペレータは、デイスプ
レイ7のスキヤンアウト画面を見て、カーソルで
訂正したいスキヤンアウト・データを指摘し、こ
のスキヤンアウト・データを所望の値に変更する
と、サービス・プロセツサは該当するラツチの状
態値を画面上の変更された値に変更する。
In Figure 1, the area below the dashed line is the service area.
The service processor includes an interface circuit 2, a file 3, a memory 4, a central processing unit 5, a display controller 6, a display 7, a keyboard, and the like. The service processor has a function of scanning out the state of the latch of the main body system 1 and a function of scanning in an arbitrary value to the latch of the main body system 1. When the scan mode is set, the state of the latch is read from the main system device based on the scan address taken out from the file 3 and taken into the service processor. The captured scanout data is edited by the service processor and displayed on the display 7. The operator looks at the scanout screen on display 7, uses the cursor to point out the scanout data that he wants to correct, and when he changes this scanout data to the desired value, the service processor changes the status value of the corresponding latch to the screen. Change to the modified value above.

第2図はスキヤンアウト回路の概要を説明する
ものであつて、9はスキヤン・アドレス・レジス
タ、10−0ないし10−2はラツチ、11と1
2はセレクタ、13−1と13−2はLSIをそれ
ぞれ示している。なお、スキヤンアウトに関して
は、LSI13−1と13−2は同様な構成を有し
ている。
FIG. 2 explains the outline of the scan-out circuit, in which 9 is a scan address register, 10-0 to 10-2 are latches, 11 and 1
2 represents a selector, and 13-1 and 13-2 represent LSIs. Note that regarding scan-out, the LSIs 13-1 and 13-2 have similar configurations.

スキヤン・アドレス・レジスタ9はラツチを特
定するものであり、スキヤン・アドレス・レジス
タ9の上位側はLSIアドレスを示しており、スキ
ヤン・アドレス・レジスタ9の下位側はLSI内ア
ドレスを示している。スキヤン・アドレス・レジ
スタ9の下位側はセレクタ11の制御情報とな
り、セレクタ11はこの値に応じてラツチ10−
0ないし10−2の中のいずれか1個を選択す
る。スキヤン・アドレス・レジスタ9の上位側は
セレクタ12の制御情報となり、セレクタ12は
LSI13−1およびLSI13−2から読出された
スキヤンアウト・データの中のいずれか1個を選
択する。セレクタ12から出力されるスキヤンア
ウト・データはサービス・プロセツサに送られ
る。
The scan address register 9 specifies a latch, and the upper side of the scan address register 9 indicates an LSI address, and the lower side of the scan address register 9 indicates an address within the LSI. The lower side of the scan address register 9 becomes control information for the selector 11, and the selector 11 selects the latch 10-1 according to this value.
Select one from 0 to 10-2. The upper side of the scan address register 9 becomes control information for the selector 12, and the selector 12
One of the scan-out data read from LSI 13-1 and LSI 13-2 is selected. The scanout data output from selector 12 is sent to the service processor.

第3図はスキヤンイン回路の概要を示すもので
ある。第3図において、15と16は分配器をそ
れぞれ示している。なお、スキヤンインに関して
はLSI13−1と13−2は同様な構成を有して
いる。スキヤン・アドレス・レジスタ9の上位側
はLSIを指定するものであり、下位側はLSI内の
ラツチを指定するものである。分配器15には、
スキヤン・アドレス・レジスタ9の上位側とスキ
ヤンイン・セツトの信号とが入力される。スキヤ
ン・アドレス・レジスタ9にスキヤン・アドレス
がセツトされ、スキヤンイン・セツト信号が論理
「1」となると、スキヤン・アドレス・レジスタ
9の上位側で定まる分配器15の出力線上の信号
が論理「1」となる。分配器15の出力はスキヤ
ンイン・セツト信号として各LSI内の分配器16
に入力される。分配器16の入力側はスキヤン・
アドレス・レジスタ9の下位側および分配器15
の対応する出力線に接続されている。いま、LSI
13−1の分配器16に「1」のスキヤンイン・
セツト信号が入力されたとすると、スキヤン・ア
ドレス・レジスタ9の下位側で定まる分配器16
の出力線の信号が論理「1」とされる。ラツチ1
0−0,10−1,10−2の各セツト端子は分
配器16の対応する出力線に接続されており、分
配器16の対応する出力線が論理「1」となる
と、セツトされる。なお、スキヤンイン・リセツ
トに関しても同様な回路が設けられている。
FIG. 3 shows an outline of the scan-in circuit. In FIG. 3, 15 and 16 indicate distributors, respectively. Note that regarding scan-in, the LSIs 13-1 and 13-2 have similar configurations. The upper side of the scan address register 9 specifies the LSI, and the lower side specifies the latch within the LSI. The distributor 15 has
The upper side of the scan address register 9 and the scan in set signal are input. When the scan address is set in the scan address register 9 and the scan-in set signal becomes logic "1", the signal on the output line of the distributor 15 determined by the upper side of the scan address register 9 becomes logic "1". becomes. The output of the distributor 15 is sent to the distributor 16 in each LSI as a scan-in set signal.
is input. The input side of the distributor 16 is scan/
Lower side of address register 9 and distributor 15
is connected to the corresponding output line. Now LSI
A scan-in of "1" is sent to the distributor 16 of 13-1.
If a set signal is input, the distributor 16 determined by the lower side of the scan address register 9
The signal on the output line of is set to logic "1". Latch 1
Each of the set terminals 0-0, 10-1, and 10-2 is connected to a corresponding output line of the distributor 16, and is set when the corresponding output line of the distributor 16 becomes logic "1". Note that a similar circuit is provided for scan-in reset.

第4図はスキヤン画面の1例を示す図である。
さきに述べたように、スキヤンアウト・データは
デイスプレイ7上に表示されるが、デイスプレイ
画面上には、信号名とその状態値が表示される。
第6図に示すように、複数のラツチ13のそれぞ
れに対してLATCH1、LATCH2……………等の
信号名が与えられ、レジスタに対しても
REGISTERという信号名が与えられている。第
4図のスキヤン画面では「REGISTER4」となつ
ているが、これは16進表示であり、2進数表示で
はレジスタの内容は「0100」となる。
FIG. 4 is a diagram showing an example of a scan screen.
As mentioned above, the scanout data is displayed on the display 7, and the signal name and its status value are displayed on the display screen.
As shown in FIG. 6, signal names such as LATCH1, LATCH2, etc. are given to each of the plurality of latches 13, and the registers are also given signal names.
The signal name is REGISTER. The scan screen shown in FIG. 4 shows "REGISTER4", but this is displayed in hexadecimal, and the contents of the register are "0100" in binary.

第5図はフアイルの表示フオーマツトおよびス
キヤン・アドレスを示す図である。フアイル3は
表示フオーマツト域とスキヤンアドレス域とを有
している。表示フオーマツト域は複数の行に分割
され、各行はデイスプレイ画面の各行に対応して
いる。表示フオーマツト域における第1行ないし
第N行の各行には「LATCHi= 」(ただし、
i=1、2……………N)と記入され、第N+1
行には「REGISTER= 」と記入されてい
る。スキヤン・アドレス域は複数の行に分割さ
れ、第i行にはLATCHiのスキヤン・アドレスが
記入され、第N+1行ないし第N+4行には
REGISTERのビツト0ないしビツト3のスキヤ
ン・アドレスが記入されている。スキヤンアウト
が指令されると、先ずスキヤンアドレス域の第1
行のスキヤン・アドレスに従つてスキヤンアウト
が行われ、そのスキヤンアウト・データと表示フ
オーマツト域の第1行の表示フオーマツトとが合
成され、スキヤンアウト・データが「0」のとき
には「LATCH1=0」とデイスプレイ画面の第
1行に表示される。次にスキヤン・アドレス域の
第2行のスキヤン・アドレスに従つてスキヤン・
アウトが行われ、そのスキヤンアウト・データと
表示フオーマツト域の第2行の表示フオーマツト
とが合成され、合成されたものがデイスプレイ画
面の第2行に表示される。以下、同様にしてスキ
ヤンアウトが行われる。
FIG. 5 is a diagram showing the file display format and scan address. The file 3 has a display format area and a scan address area. The display format area is divided into multiple lines, each line corresponding to a line on the display screen. “LATCHi=” (however,
i=1, 2......N), and the N+1st
“REGISTER=” is written in the line. The scan address area is divided into multiple lines, the i-th line is filled with the scan address of LATCHi, and the N+1st to N+4th lines are filled with the scan address of LATCHi.
The scan address is written in bits 0 to 3 of REGISTER. When a scan out is commanded, first the first address in the scan address area is
Scan-out is performed according to the scan address of the row, and the scan-out data and the display format of the first row in the display format area are combined, and when the scan-out data is "0", "LATCH1 = 0". is displayed on the first line of the display screen. Next, scan according to the scan address in the second line of the scan address area.
The scan-out data is synthesized with the display format on the second line of the display format area, and the synthesized data is displayed on the second line of the display screen. Thereafter, scan-out is performed in the same manner.

第7図はスキヤンインを行う場合の画面上の変
化を説明する図である。REGISTERの値を
“7”にスキヤンインする場合には、第7図イに
示すようにキーボード8を操作してカーソルを表
示データの下に移動し、キーボード8から“7”
を入力する。この状態でENTERキーを押してス
キヤンインを起動すると、サービス・プロセツサ
はフアイル3からREGISTERビツト0ないしビ
ツト3のスキヤン・アドレスを取出し、
REGISTERのビツト0のラツチをスキヤンイ
ン・リセツトで「0」にし、ビツト1ないしビツ
ト3をそれぞれスキヤンイン・セツトで「1」に
する。スキヤンイン動作が終了すると、サービ
ス・プロセツサは再びラツチの状態をスキヤンア
ウトし、画面に表示する。この例では、第7図ロ
に示すようにREGISTERの値が“7”となり、
スキヤンインが行われたことが確認される。
FIG. 7 is a diagram illustrating changes on the screen when performing scan-in. To scan in the value of REGISTER to "7", operate the keyboard 8 to move the cursor below the display data as shown in Figure 7A, and select "7" from the keyboard 8.
Enter. When you press the ENTER key in this state to start scan-in, the service processor retrieves the scan address of REGISTER bits 0 to 3 from file 3, and
Set the latch of bit 0 of REGISTER to ``0'' with scan-in reset, and set bits 1 to 3 to ``1'' with scan-in set. When the scan-in operation is completed, the service processor again scans out the state of the latch and displays it on the screen. In this example, the value of REGISTER is “7” as shown in Figure 7B.
It is confirmed that scan-in has been performed.

第8図はサービス・プロセツサで行われるスキ
ヤンイン動作のフローチヤートである。フアイル
3はページで管理され、各ページに表示フオーマ
ツト域とスキヤン・アドレス域とが設けられてい
る。第5図はその1ページ分を示すものである。
また、サービス・プロセツサのメモリ4には何ペ
ージを表示しているかの制御情報が格納されてい
る。さきに述べたように、画面上のカーソル位置
に入力データが書込まれた後にENTERキーが押
下されると、サービス・プロセツサはカーソル位
置と入力データとを読取る。次に、メモリ4上の
制御情報から現在何ページのデータに基づいて表
示が行われているかを調べる。該当するページを
求めた後に、背景上の何れの位置にカーソルがあ
るかによつてスキヤン・アドレスを検索する。ス
キヤン・アドレスを求めた後、そのスキヤン・ア
ドレスおよび入力データを使つてスキヤンインを
行う。
FIG. 8 is a flowchart of the scan-in operation performed by the service processor. The file 3 is managed in pages, and each page is provided with a display format area and a scan address area. FIG. 5 shows one page thereof.
Further, the memory 4 of the service processor stores control information indicating how many pages are being displayed. As previously mentioned, when the ENTER key is pressed after input data has been written to the cursor location on the screen, the service processor reads the cursor location and the input data. Next, it is checked from the control information on the memory 4 how many pages of data are currently being displayed. After finding the relevant page, the scan address is searched depending on where the cursor is located on the background. After determining the scan address, scan-in is performed using the scan address and input data.

以上の説明から明らかなように、本発明によれ
ばラツチの信号名およびその状態値を示すスキヤ
ン画面を利用してスキヤンインを行つているの
で、従来方式に比し、スキヤンインを容易に行い
得るという効果が得られる。
As is clear from the above explanation, according to the present invention, scan-in is performed using the scan screen that shows the latch signal name and its status value, so scan-in can be performed more easily than in the conventional method. Effects can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明が適用されるデータ処理システ
ムの概要を示す図、第2図はスキヤンアウト回路
の概要を示す図、第3図はスキヤンイン回路の概
要を示す図、第4図はスキヤン画面の1例を示す
図、第5図はフアイル3の表示フオーマツトおよ
びスキヤン・アドレスを示す図、第6図は本体系
装置のラツチを示す図、第7図はスキヤンインが
行われる場合の画面上の変化を説明する図、第8
図はサービス・プロセツサで行われるスキヤンイ
ン動作のフローチヤートである。 1……本体系装置、2……インタフエース回
路、3……フアイル、4……メモリ、5……サー
ビス・プロセツサの中央処理装置、6……デイス
プレイ・コントローラ、7……デイスプレイ、8
……キーボード、9……スキヤンアウト・アドレ
ス・レジスタ、10−0ないし10−2……ラツ
チ、11と12……セレクタ、13−1と13−
2……LSI、15と16……分配器。
FIG. 1 is a diagram showing an overview of a data processing system to which the present invention is applied, FIG. 2 is a diagram showing an overview of a scan-out circuit, FIG. 3 is a diagram showing an overview of a scan-in circuit, and FIG. 4 is a diagram showing a scan screen. Figure 5 is a diagram showing the display format and scan address of file 3, Figure 6 is a diagram showing the latch of the main system device, and Figure 7 is a diagram showing the display format on the screen when scan-in is performed. Diagram explaining changes, No. 8
The figure is a flowchart of the scan-in operation performed by the service processor. DESCRIPTION OF SYMBOLS 1...Main system device, 2...Interface circuit, 3...File, 4...Memory, 5...Central processing unit of service processor, 6...Display controller, 7...Display, 8
...Keyboard, 9...Scanout address register, 10-0 to 10-2...Latch, 11 and 12...Selector, 13-1 and 13-
2...LSI, 15 and 16...distributor.

Claims (1)

【特許請求の範囲】[Claims] 1 第1のデータ処理装置と、該第1のデータ処
理装置のラツチに対してスキヤンアウトおよびス
キヤンインする機能を有する第2のデータ処理装
置とを具備するデータ処理システムにおいて、上
記第2のデータ処理装置は、上記第1のデータ処
理装置の状態を自己のデイスプレイ装置の画面上
に編集表示すると共に、上記画面上のラツチの状
態値がオペレータによつて変更されたとき、画面
上におけるラツチの変更された状態値と上記第1
のデータ処理装置のラツチの状態値とが一致する
ようにスキヤンインによつて上記第1のデータ処
理装置のラツチの状態値を変更するように構成さ
れていることを特徴とするスキヤンイン方式。
1. In a data processing system comprising a first data processing device and a second data processing device having a function of scanning out and scanning in to a latch of the first data processing device, the second data processing The device edits and displays the state of the first data processing device on the screen of its display device, and when the state value of the latch on the screen is changed by the operator, the device changes the latch on the screen. state value and the first
A scan-in method, characterized in that the scan-in is configured to change the state value of the latch of the first data processing device so that the state value of the latch of the first data processing device coincides with the state value of the latch of the first data processing device.
JP56151045A 1981-09-24 1981-09-24 Scan-in system Granted JPS5852755A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56151045A JPS5852755A (en) 1981-09-24 1981-09-24 Scan-in system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56151045A JPS5852755A (en) 1981-09-24 1981-09-24 Scan-in system

Publications (2)

Publication Number Publication Date
JPS5852755A JPS5852755A (en) 1983-03-29
JPS6143740B2 true JPS6143740B2 (en) 1986-09-29

Family

ID=15510088

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56151045A Granted JPS5852755A (en) 1981-09-24 1981-09-24 Scan-in system

Country Status (1)

Country Link
JP (1) JPS5852755A (en)

Also Published As

Publication number Publication date
JPS5852755A (en) 1983-03-29

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