JPS6145259B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はコンピユータ画像端末装置として使用
される画像端末装置用外部メモリ制御方式に関す
る。

画像端末装置のメモリは高速応答性と大容量で
あることが要求され、この条件を満すために低速
のメインメモリと高速のバツフアメモリとから全
体のメモリが構成される場合が多い。この場合、
メモリへのデータのアクセスはバツフアメモリと
メインメモリとの２段階をふまなければならな
い。そのためコンピユータ装置からみた場合、そ
のメモリではランダムにアドレスを指定してデー
タを書き込んだり、データを読み出したりするこ
とはできない。つまり前述したようなメモリ構成
ではランダムアクセスメモリとして使用すること
ができないという欠点がある。

比較的小容量のメモリシステムでは、高速応答
性のあるメモリ素子を使用してランダムアクセス
メモリとすることができるが、画像信号を扱う端
末装置のメモリとしては、入力されるデータはコ
ンピユータからのデータだけではなく、テレビジ
ヨン信号もとり込める機能をもつことが不可欠で
あり、このような条件を考えると画像メモリとし
ては前述したように、MOSタイプの低速大容量
メモリと、高速小容量メモリとの組合せが最適な
メモリシステムである。

従つて、本発明の目的は、低速大容量メモリと
高速小容量メモリとで構成されているメモリシス
テムに対しても、見掛け上ランダムアクセスメモ
リとして扱うことができる画像端末装置用外部メ
モリ制御方式を提供することである。

第１図は本発明の一実施例であつて、コンピユ
ータ部１、外部メモリ装置に付随して設けられて
いる書き込みデータバツフア２及び書き込みデー
タ切替器２′、同様に外部メモリ装置に付随して
設けられている読み出しデータバツフア３及び読
み出しデータ切替器３′、外部メモリ装置を構成
する高速書き込みバツフアメモリ４と高速読み出
しバツフアメモリ５とメインメモリ６、アドレス
発生部７、アドレス発生部７からのアドレスとコ
ンピユータから指定されるアドレスとを比較する
アドレス比較部８とで構成される。アドレス比較
部８の一致出力信号はデータレデイパルスとして
コンピユータ側へ送出されると同時に、データバ
ツフア２，３へデータ切替信号として送出され
る。アドレス発生部７よりの出力アドレスは２分
割されて、各々メインメモリー、及びバツフアー
メモリー部へ送出される。又同時にアドレス比較
部８へも送出される。該アドレス発生部７、及び
アドレス比較部８にはコンピユーターからの指定
アドレスが与えられる。又該コンピユーターより
アドレス前進のスタートパルスであるセツトアツ
プパルスが、アドレス発生部に与えられて、アド
レス発生部の始動を制御する。

次に第１図の構成での動作を説明する。まず、
コンピユータ１から指定データのアドレス情報が
アドレスバス１２を経由してアドレス発生部７及
びアドレス比較部８に送出して、それぞれラツチ
される。次にコンピユータよりセツトアツプパル
ス１３が送出されると、このパルスタイミングで
アドレス発生部７があらかじめラツチしておいた
アドレスより歩進を開始する。発生されたアドレ
スは、メインメモリ６とバツフアーメモリ４，５
に２分割して供給される。本発明の実施例に引用
されるメモリーシステムでは512×576×８ビツ
ト、即ち2359296ビツトのメモリー容量を持つて
いる。ここで512は蓄積水平ライン数を示し、576
は１水平期間内のサンプリング点の数を示す。又
８は各サンプリング点で、サンプルされたデータ
が８ビツトパラレルコードの形で現わされる事を
示している。このメモリーシステムに与えられる
アドレスのビツト数は19ビツトであり、その内５
ビツトがバツフアーメモリー側に、14ビツトがメ
インメモリー側に与えられている。更にこれらの
19ビツトはフレーム周期で繰り返す循環アドレス
を構成している。従い下位５ビツトのサイクルに
１回の周期で上位１４ビツトが歩進する様に制御
が行なわれている。又、下位５ビツトの内最下位
ビツト（LSB）を含む２ビツトは３進で、残りの
３ビツトは６進で歩進する様制御されているの
で、これら５ビツトのアドレスのサイクルは16進
となる。この事はバツフアーメモリーに一時貯え
られるデーター数が１８である事を意味してい
る。或いは上位14ビツトは純２進コードである
が、その内最下位ビツトの半値巾が該18ケのデー
ターのサイクルタイムに合致する事を示す。

ここでバツフアーメモリーとメインメモリーと
の間のデーター転送の実際を第２図を参照し説明
する。書き込みバツフアーメモリ４からメインメ
モリ６へデーターを転送する場合は、２組具備さ
れた書き込みバツフアーレジスターのうちの１つ
のバツフアレジスタへシリアル入力データーを
18ワード分書き込み、しかる後後続の18ワード分
の時間帯内でメインメモリーへ一括転送を行う。
この時間帯内にある他の18ワードの入力データー
は他のバツフアーレジスターに順次書き込まれ
る。この様にして、２組のバツフアーレジスター
を交互に使用することに依り入力データーのメイ
ンメモリーへの書き込みが実行される。又メイン
メモリーからの読み出しは一旦該メモリーから18
ワードをまとめて読み出しバツフアーレジスター
に一括転送し、それらのデーターを順次１ワード
ずつ読み出すことに依り、実行される。この場合
も２組の読み出しバツフアーレジスターに交互に
一括転送を行つている。この様なメモリーシステ
ムをコンピユーターの外部メモリーとして使用す
る場合にはメインメモリーに対し希望するアドレ
スのデーターのアクセスを直接行なうことができ
ない。例えば１ワードのみのデーターを外部メモ
リーより読み出しコンピユーター内部へ取り込む
場合には一旦該アドレスのデーターを含む18ワー
ドを読み出しバツフアーレジスターへメインメモ
リーより転送し、しかる後該バツフアーレジスタ
ーよりシリアルに送出される18ワードの内の希望
するアドレスに該当するデーターのみコンピユー
ターへ取り込めば良いことになる。１ワードのみ
の読み出しの場合、コンピユーターから指定され
る該データーに対応するアドレス19ビツトの内メ
インメモリーに与えられる14ビツトは該当データ
ーを含む18ワードのデーターを示し、下位６ビツ
トは該18ワード中の１ワード即ちコンピユーター
の希望するデーターを示している。このデーター
をメインメモリーより直接アクセスすることはで
きないのでメモリーシステムに与えるアドレスの
動きを制御する必要がある。

第３図を参照して説明するとS₁はコンピユータ
ーより送出されるセツトアツプパルスでこのパル
スにて外部メモリー中のアドレスカウンターが歩
進を開始する。その歩進の最初の値はコンピユー
ターが指定したアドレス即ち３０であるとする。
ここでアドレスが歩進され３６まで到達すると
AA04（下位５ビツトのMSB）が反転しS₁₁、そ
の結果上位14ビツトが１歩進されるべきである
が、ここで１回だけこの上位ビツトの歩進がS₅の
パルスにより禁止される。その結果AA05（上位
14ビツトのLSB）以上AA18までのビツトはセツ
トアツプパルス印加時と全く同一のアドレスがく
り返してメインメモリーへ与えられるS₁₀。他方
AA00〜AA04までの下位５ビツトはクリアーさ
れて循環の初期値である０に戻る。これ以降18ま
でカウントアツプするまでの間にメインメモリー
からの読み出し、即ち読み出しバツフアーメモリ
への18ワードデーターの一括転送が実行される。
この区間の読み出しアドレスは18から36であるの
で希望するアドレスのデータを含むデーターがメ
インメモリーからバツフアーレジスターへ転送さ
れたことになるので、次にアドレスが３６から５
４までインクリメントされる間に読み出しバツフ
アーレジスターから１ワードずつアドレス１８よ
り３６までのデーターがシリアルにはき出され
る。アドレス比較部８はこれらのシリアル読み出
しデーターの内希望するデータのタイミングをコ
ンピユーターからのアドレスと外部メモリー内の
アドレスとを比較して、デコードして、この区間
をデーターレデイパルスとしてコンピユーターに
送り返す。コンピユーター側ではこのデーターレ
デイパルスS₈が有効である区間内のデーターをと
り込めば、外部メモリーからの読み出しが実行で
きる。

又、コンピユーターより外部メモリーへデータ
ーを書き込む場合には、一旦該当するアドレスの
データーを含む18ワードの区間をメインメモリー
より上記の方法で読み出しアドレス比較部８より
送られるデーターレデイパルスが有効である区間
希望する書き込みデーター９を送出する。外部メ
モリーからの読み出しデーターは読み出し側デー
ターバツフアー３及び書き込み側データーバツフ
アー２を経由して再び書き込みバツフアーレジス
ターに書き込まれる。データーバツフアー２内に
具備されたデータ切替器２′はデーター切替パル
ス（データーレデイーパルスと同一）で制御され
ており該パルスが有効である区間はコンピユータ
ーからの書き込みデーターS₉を選択して書き込み
バツフアー４のレジスターに送出する様動作す
る。

一方メモリー部では書き込みに先行して読み出
しが実行されているので、共通のアドレス発生部
７から供給されるアドレスの内、書き込み動作に
使用されるアドレスは読み取り動作に使用される
アドレスに比べ時間的に遅れている。その為該書
き込みアドレスはこの時間差に相当する或る固定
数だけ修飾（減算）されて供給される。

外部メモリーよりコンピユーター部へ読み出し
データーが転送される場合に書き込みの場合と同
様に、コンピユーター部より、アドレス及びセツ
トアツプパルスがアドレス発生部７、及び比較部
８の供給されて、メインメモリ６へ与える14ビツ
トの内の最下位ビツトが１回インクリメントされ
ない様に制御され、メインメモリーから指定アド
レスのデーターを含む或る単位巾のデーターが、
読み出し側バツフアーメモリーに一括転送される
点は書き込みの場合と全く同様である。バツフア
ーメモリーからコンピユーターへデータ転送を行
う間に介在するデーターバツフア内に具備された
データー切替器が、アドレス比較部８から送られ
るデーター切替パルス（データレデイパルス）１
１により制御され、指定アドレスに合致したデー
ター以降を有効データーとして送出する様動作す
る。

同時にデータレデイパルスはコンピユーター部
にも送出されて、このパルスタイミング以降、コ
ンピユーター部がデーターを内部にとり込めば良
い事を知らせる。

以上説明した様に本発明はメモリーへの読み出
し修飾書き込み方式とアドレス比較部からのデー
ターレデイパルス及びアドレス発生部制御のセツ
トアツプパルスとの組み合わせによつて、ランダ
ムアクセスできない大容量メモリーをコンピユー
ターからみて、ランダムアクセスできる様に動作
させる利点がある。

【図面の簡単な説明】

第１図本発明の一実施例を示す図、第２図はバ
ツフアレジスタからメインメモリへのデータの転
送を示す図、第３図はコンピユータへの１ワード
取り込み動作を示す図。 第１図において、１……コンピユータ部、２…
…書き込みデータバツフア、２′……書き込みデ
ータ切替器、３……読み出しデータバツフア、
３′……読み出しデータ切替器、４……高速書き
込みバツフアメモリ、５……高速読み出しバツフ
アメモリ、６……メインメモリ、７……アドレス
発生部、８……アドレス比較部、９……外部メモ
リへの書き込みデータバス、１０……外部メモリ
からの読み出しデータバス、１１……アドレス比
較部の出力のデータレデイパルス、１２……コン
ピユータ出力の指定アドレスバス、１３……コン
ピユータ出力のセツトアツプパルス。第２図にお
いて、Ｄ_a……入力シリアルデータを示し、Ａ，
Ｂ，Ｃ……それぞれ18ケのデータをもつ。m₁…
…書き込みバツフアレジスタ(i)のモードを表わ
す。m₂……書き込みバツフアレジスタ(ii)のモー
ドを表わす。ａ……書き込みバツフアレジスタ(i)
にデータＡ列が書き込まれるのを表わす。ｂ……
書き込みバツフアレジスタ(ii)へデータＢ列が書き
込まれるのを表わす。ｃ……書き込みバツフアレ
ジスタ(i)へデータＣ列が書き込まれるのを表わ
す。Ｔ……メインメモリへ18ケのデータが一括転
送されるのを表わす。第３図において、S₁……セ
ツトアツプパルス、S₂……アドレスナンバー、S₃
…読み出しアドレス、S₄……アドレスカウント制
御を表わし、図でハイレベル状態がカウントアツ
プ実行を、ローレベルがカウント禁止を表わして
いる。S₅……上位14ビツト（AA05〜AA18）歩
進制御を表わし、図でハイレベル状態が歩進実行
を、ローレベルが歩進禁止を表わしている。S₆…
…メインメモリ読み出し制御を示し、図でハイレ
ベル状態が読み出し実行を表わしている。S₇……
読み出しバツフアレジスタからの読み出しデー
タ、S₈……データレデイパルス、S₉……コンピユ
ータ取り込みデータ、S₁₀……アドレスのAA05
（上位14ビツトのLSB）、S₁₁……アドレスのAA04
（下位５ビツトのMSB）、S₁₂……アドレスの
AA06。

Claims (1)

【特許請求の範囲】
1. １ 低速大容量メインメモリーと、高速小容量バ
   ツフアーメモリーの組み合わせで構成される外部
   メモリー装置に於て、該メモリー装置からデータ
   ーを読み出しコンピユーターへの転送を実行する
   際に、該メモリー中のメインメモリーへ与えられ
   るアドレスの内、その最下位ビツトの前進を制御
   し、少く共２回同一の該最下位ビツトをくり返し
   て、該メインメモリーに与えて、該最下位ビツト
   が指定する複数個のデーターを一括読み出しし
   て、読み出し側バツフアーメモリーに転送し、し
   かる後該メモリーに与えられるアドレスとコンピ
   ユーターより指示されるアドレスとの一致、不一
   致を判定して、一致タイミング以降を有効データ
   ーとして、コンピユーターへ送出する画像端末装
   置用外部メモリ制御方式。