JPS6146972B2 - - Google Patents
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- Publication number
- JPS6146972B2 JPS6146972B2 JP53121828A JP12182878A JPS6146972B2 JP S6146972 B2 JPS6146972 B2 JP S6146972B2 JP 53121828 A JP53121828 A JP 53121828A JP 12182878 A JP12182878 A JP 12182878A JP S6146972 B2 JPS6146972 B2 JP S6146972B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- conductivity type
- element isolation
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/221—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only diodes
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、一つのペレツトに２個以上のPNダ
イオードが形成されたプレーナ型半導体装置に関
し、特に各ダイオード間の不要結合を阻止するた
めの分離層に関する。
イオードが形成されたプレーナ型半導体装置に関
し、特に各ダイオード間の不要結合を阻止するた
めの分離層に関する。
一般に、一つのペレツト（基板）にプレーナ構
造により複数個のダイオードが形成されてなる半
導体装置は、第１図に示すような構造をもつ。す
なわち、一つのＮ型半導体基板１に、二酸化シリ
コン膜３にあけられた複数個の拡散窓から拡散さ
れたＰ型不純物により形成された複数個のＰ層２
ａ，２ｂ，………をアノード層とし、Ｎ型基板１
を共通のカソード層とし、各アノード層２ａ，２
ｂ，………にはそれぞれ電極金属４ａ，４ｂが被
着され、かつ、接様端子A1，A2が、そして、共
通カソード端子としてＫが引出されている。さら
に、場合により、各Ｐ層間に、Ｎ型不純物を高濃
度に含むN+のチヤンネルストツパ５が設けられ
ている。
造により複数個のダイオードが形成されてなる半
導体装置は、第１図に示すような構造をもつ。す
なわち、一つのＮ型半導体基板１に、二酸化シリ
コン膜３にあけられた複数個の拡散窓から拡散さ
れたＰ型不純物により形成された複数個のＰ層２
ａ，２ｂ，………をアノード層とし、Ｎ型基板１
を共通のカソード層とし、各アノード層２ａ，２
ｂ，………にはそれぞれ電極金属４ａ，４ｂが被
着され、かつ、接様端子A1，A2が、そして、共
通カソード端子としてＫが引出されている。さら
に、場合により、各Ｐ層間に、Ｎ型不純物を高濃
度に含むN+のチヤンネルストツパ５が設けられ
ている。
第２図は、第１図の半導体装置のダイオード素
子２個の使用例回路図であり、第２図において、
入力トランス２１を通して端子A1，A2間に加え
られる入力交流は、素子２ａを通してコンデンサ
２２を充電し、コンデンサ２２の端子間電圧がＫ
端子とA2端子間に並列に接続された２端子PNPN
スイツチ２３のブレツクダウン電圧に達すると、
２端子PNPNスイツチ２３はオンとなり、コンデ
ンサ２２の充電電荷は出力トランス２４の一次側
を通して放電する。そして、コンデンサ２２とト
ランス２４の一次コイルとの直列共振は、２端子
PNPNスイツチ２３とダイオード２ｂの逆並列接
続の故に、往復の振動回路が形成されているの
で、何らの支障なく持続され、トランス２４の２
次側出力のスパークギヤツプ２５にスパークエネ
ルギを供給する。しかし、第１図の従来の装置の
第２図回路の使用例においては、ダイオード素子
２ａと２ｂ間の分離が完全でないため、寄生的な
トランジスタ効果、すなわち、Ｐ層２ａから共通
Ｎ層１に注入されたホールが、Ｐ層２ｂとＮ層１
間のPN接合の逆電界に吸いとられてＰ層２ｂに
達するところのPNPトランジスタ動作が起り、所
期の回路動作が得られないことがあつた。
子２個の使用例回路図であり、第２図において、
入力トランス２１を通して端子A1，A2間に加え
られる入力交流は、素子２ａを通してコンデンサ
２２を充電し、コンデンサ２２の端子間電圧がＫ
端子とA2端子間に並列に接続された２端子PNPN
スイツチ２３のブレツクダウン電圧に達すると、
２端子PNPNスイツチ２３はオンとなり、コンデ
ンサ２２の充電電荷は出力トランス２４の一次側
を通して放電する。そして、コンデンサ２２とト
ランス２４の一次コイルとの直列共振は、２端子
PNPNスイツチ２３とダイオード２ｂの逆並列接
続の故に、往復の振動回路が形成されているの
で、何らの支障なく持続され、トランス２４の２
次側出力のスパークギヤツプ２５にスパークエネ
ルギを供給する。しかし、第１図の従来の装置の
第２図回路の使用例においては、ダイオード素子
２ａと２ｂ間の分離が完全でないため、寄生的な
トランジスタ効果、すなわち、Ｐ層２ａから共通
Ｎ層１に注入されたホールが、Ｐ層２ｂとＮ層１
間のPN接合の逆電界に吸いとられてＰ層２ｂに
達するところのPNPトランジスタ動作が起り、所
期の回路動作が得られないことがあつた。
本発明の目的は、上述のダイオード同志間の結
合による寄生トランジスタ効果を起さない、複数
のダイオードが一つのペレツトに組合された半導
体装置を提供するにある。
合による寄生トランジスタ効果を起さない、複数
のダイオードが一つのペレツトに組合された半導
体装置を提供するにある。
第３図は本発明の半導体装置であり、本発明で
は、第１図のチヤンネルストツパ５が設けられた
位置に、比較的深いＰ型素子間分離層６とその両
側に浅い高濃度N+不純物層７が設けられ、か
つ、素子間分離層６とN+層７は、その上面に
て、金属電極８により短絡接続されている。
は、第１図のチヤンネルストツパ５が設けられた
位置に、比較的深いＰ型素子間分離層６とその両
側に浅い高濃度N+不純物層７が設けられ、か
つ、素子間分離層６とN+層７は、その上面に
て、金属電極８により短絡接続されている。
この第３図に示す本発明の半導体装置では、Ｐ
層２ａからＮ層１に注入され、共通Ｎ層１を拡散
によりＰ層２ｂ方向へ向つたホールは、途中の素
子間分離Ｐ層６に捕獲され、さらに、ここのPN
接合は上面において短絡されているので、この短
絡部を通してＰ型素子間分離層６に侵入する電子
により中和されて消滅する。したがつて、第１図
の例のようなＰ層２ｂに達するホールはないの
で、寄生トランジスタ効果は発生せず、ダイオー
ド素子２ａ，２ｂはお互いに独立に働らき、第２
図のような回路に適用されても、何らこの回路動
作に支障を及ぼさない。
層２ａからＮ層１に注入され、共通Ｎ層１を拡散
によりＰ層２ｂ方向へ向つたホールは、途中の素
子間分離Ｐ層６に捕獲され、さらに、ここのPN
接合は上面において短絡されているので、この短
絡部を通してＰ型素子間分離層６に侵入する電子
により中和されて消滅する。したがつて、第１図
の例のようなＰ層２ｂに達するホールはないの
で、寄生トランジスタ効果は発生せず、ダイオー
ド素子２ａ，２ｂはお互いに独立に働らき、第２
図のような回路に適用されても、何らこの回路動
作に支障を及ぼさない。
なお、上述の素子間分離層６を形成するには、
例えば、Ｐ層２ａ，２ｂを形成するときに同時に
形成し、N+層７は、表面シリコン酸化膜上にリ
ンガラス層を形成するのと同時に、また、Ｐ型素
子間分離層６とN+層７との間にPN接合短絡のた
めの金属電極８も、アノード電極４ａ，４ｂ……
…の形成と同時に実施できるので、従来の製造工
程に対し、特別な工数増加なしにできる。
例えば、Ｐ層２ａ，２ｂを形成するときに同時に
形成し、N+層７は、表面シリコン酸化膜上にリ
ンガラス層を形成するのと同時に、また、Ｐ型素
子間分離層６とN+層７との間にPN接合短絡のた
めの金属電極８も、アノード電極４ａ，４ｂ……
…の形成と同時に実施できるので、従来の製造工
程に対し、特別な工数増加なしにできる。
このようにして得られた本発明の半導体装置
は、寄生トランジスタ効果を防ぐため、従来ダイ
オード素子間の距離を広くとつていたのに対し、
この距離を狭くしても寄生トランジスタ効果を防
げるので、ダイオード素子間距離を狭くすること
により一つのペレツトの面積を小さくできるの
で、ウエーハ一枚当りのペレツトの収率を上げ原
価を安くすることができる。また、高濃度N+不
純物層はホールを消滅させるだけでなく、ダイオ
ード素子間のチヤンネルストツパとしても有効に
働らく。このように、本発明による半導体装置
は、同一ペレツト内の素子間結合を防止されてい
るのみならず、小形化されているので、原価低減
にも役立つという優れた効果を奏する。
は、寄生トランジスタ効果を防ぐため、従来ダイ
オード素子間の距離を広くとつていたのに対し、
この距離を狭くしても寄生トランジスタ効果を防
げるので、ダイオード素子間距離を狭くすること
により一つのペレツトの面積を小さくできるの
で、ウエーハ一枚当りのペレツトの収率を上げ原
価を安くすることができる。また、高濃度N+不
純物層はホールを消滅させるだけでなく、ダイオ
ード素子間のチヤンネルストツパとしても有効に
働らく。このように、本発明による半導体装置
は、同一ペレツト内の素子間結合を防止されてい
るのみならず、小形化されているので、原価低減
にも役立つという優れた効果を奏する。
第１図は従来の同一ペレツトに２個のダイオー
ド素子を含む半導体装置の断面図、第２図は、第
１図の半導体装置の寄生トランジスタ効果を説明
するための使用例回路図、第３図は本発明の一実
施例の断面図である。 １……Ｎ型基板（ペレツト）、２ａ，２ｂ……
ダイオード素子またはＰアノード層、３……シリ
コン酸化膜、４ａ，４ｂ……金属電極、６……素
子間分離Ｐ層、７……チヤンネルストツパ兼コン
タクトN+層、８……分離Ｐ層短絡電極。
ド素子を含む半導体装置の断面図、第２図は、第
１図の半導体装置の寄生トランジスタ効果を説明
するための使用例回路図、第３図は本発明の一実
施例の断面図である。 １……Ｎ型基板（ペレツト）、２ａ，２ｂ……
ダイオード素子またはＰアノード層、３……シリ
コン酸化膜、４ａ，４ｂ……金属電極、６……素
子間分離Ｐ層、７……チヤンネルストツパ兼コン
タクトN+層、８……分離Ｐ層短絡電極。
Claims (1)
- １ 一導電型半導体基板に複数の逆導電型領域が
形成された半導体装置において、前記逆導電型領
域間に比較的深い逆導電型の素子分離層および該
素子分離層とPN接合を形成する比較的浅い高不
純物濃度の一導電型層を有し該PN接合が金属電
極により短絡されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12182878A JPS5548958A (en) | 1978-10-02 | 1978-10-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12182878A JPS5548958A (en) | 1978-10-02 | 1978-10-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5548958A JPS5548958A (en) | 1980-04-08 |
| JPS6146972B2 true JPS6146972B2 (ja) | 1986-10-16 |
Family
ID=14820925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12182878A Granted JPS5548958A (en) | 1978-10-02 | 1978-10-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5548958A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893291A (ja) * | 1981-11-30 | 1983-06-02 | Fuji Electric Corp Res & Dev Ltd | 集積回路用ダイオ−ド |
| US4483472A (en) * | 1983-03-01 | 1984-11-20 | Gerber Scientific Inc. | Apparatus and method for indexing sheet material |
| JPS6165060U (ja) * | 1984-10-05 | 1986-05-02 | ||
| JPS62204357U (ja) * | 1986-06-18 | 1987-12-26 | ||
| JP2729062B2 (ja) * | 1987-10-27 | 1998-03-18 | 日本電気株式会社 | 集積回路装置 |
| JP5196794B2 (ja) * | 2007-01-29 | 2013-05-15 | 三菱電機株式会社 | 半導体装置 |
| JP7022022B2 (ja) * | 2018-07-12 | 2022-02-17 | 本田技研工業株式会社 | シート体の切断方法及びその切断装置 |
-
1978
- 1978-10-02 JP JP12182878A patent/JPS5548958A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5548958A (en) | 1980-04-08 |
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