JPS6147028B2 - - Google Patents
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- Publication number
- JPS6147028B2 JPS6147028B2 JP52121522A JP12152277A JPS6147028B2 JP S6147028 B2 JPS6147028 B2 JP S6147028B2 JP 52121522 A JP52121522 A JP 52121522A JP 12152277 A JP12152277 A JP 12152277A JP S6147028 B2 JPS6147028 B2 JP S6147028B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- horizontal synchronization
- output
- voltage
- synchronization signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
本発明は、簡易形VTR出力のようにテレビジ
ヨン信号の１フイールド期間のほぼ一定の位置で
水平走査線（ライン）の長さが極端に変動するテ
レビジヨン信号を、メモリに誤りを誘起する事な
く書き込む事を可能ならしめる位相同期方式に関
するものである。
ヨン信号の１フイールド期間のほぼ一定の位置で
水平走査線（ライン）の長さが極端に変動するテ
レビジヨン信号を、メモリに誤りを誘起する事な
く書き込む事を可能ならしめる位相同期方式に関
するものである。
従来、簡易形VTR（例えばカセツトVTR）の
出力テレビジヨン信号のように映像信号期間にヘ
ツドの切替による水平同期周期の急激な変動を含
む場合にはその変動の状態よつてはメモリに誤り
を発生させていた。
出力テレビジヨン信号のように映像信号期間にヘ
ツドの切替による水平同期周期の急激な変動を含
む場合にはその変動の状態よつてはメモリに誤り
を発生させていた。
本発明はテレビジヨン信号中に急激な水平同期
周期の変動があつてもメモリに誤りを誘起せしめ
ないことを目的としている。以下、本発明につい
て図面にもとづいて説明する。
周期の変動があつてもメモリに誤りを誘起せしめ
ないことを目的としている。以下、本発明につい
て図面にもとづいて説明する。
第１図は本発明の実施例を説明するためのブロ
ツク図である。第１図において、１は第１の入力
端子でありテレビジヨン信号の入力端子、２は同
期分離回路、３はアナログデイジタル変換回路、
４は直並列変換回路、５はメモリ、６は並直列変
換回路、７はデイジタルアナログ変換回路、８は
テレビジヨン信号の出力端子、９は第１の水平垂
直同期分離回路、１０は電圧制御発振器からなる
第１の自動位相制御回路、１１は第１のフイール
ドカウンタ、１２は第１のクロツク発生回路、１
３は第１のアドレスカウンタ、１４はアドレス切
替回路、１５は第２のアドレスカウンタ、１６は
第２のクロツク発生回路、１７は第２の自動位相
制御回路、１８は第２のフイールドカウンタ、１
９は第２の水平垂直同期分離回路、２０は第２の
入力端子であり、出力側同期信号の入力端子であ
る。第２図は本発明の実施例を説明するための各
信号の信号図である。第２図において、Ａは簡易
形VTRの出力テレビジヨン信号であり、ｍでヘ
ツド切替のために水平同期信号の周期が極端に変
動している（短かくなつている）ことを示してい
る。このテレビジヨン信号Ａが第１の入力端子１
から入力し、同期分離回路２でテレビジヨン信号
中の同期信号を分離し、水平垂直同期分離回路９
の入力とする。一方、同期分離回路２からのテレ
ビジヨン信号Ａの映像信号（第２図Ａのａ）はア
ナログデイジタル変換回路３に入り高速のデイジ
タル信号に符号化される。この高速のデイジタル
信号すなわちデイジタルデータは直並列変換回路
４でメモリ５のサイクルタイム以上で書き込める
ように並列化される。メモリ５の書き込みと読み
出しが非同期の関係のため、読み出しを優先し、
書き込みを従属させるために、直並列変換回路４
は入力データを待機させるバツフアメモリの役割
をもはたす。この直並列変換回路４にはデータと
同じくそのデータをメモリ５に書き込むためのア
ドレスも書き込んでいる。このようにデータとア
ドレスを同じ直並列変換回路４に書き込む事によ
つて、直並列変換回路４から読み出されたデータ
がメモリ５に書き込まれる時にメモリ５のアドレ
スも同時に読み出され、正確に指定したアドレス
にデータが書き込める。メモリ５から並列に読み
出されたデータは並直列変換回路６で直列データ
に変換し、デイジタルアナログ変換回路７でアナ
ログ信号に変換され、テレビジヨン信号として出
力端子８から出力される。
ツク図である。第１図において、１は第１の入力
端子でありテレビジヨン信号の入力端子、２は同
期分離回路、３はアナログデイジタル変換回路、
４は直並列変換回路、５はメモリ、６は並直列変
換回路、７はデイジタルアナログ変換回路、８は
テレビジヨン信号の出力端子、９は第１の水平垂
直同期分離回路、１０は電圧制御発振器からなる
第１の自動位相制御回路、１１は第１のフイール
ドカウンタ、１２は第１のクロツク発生回路、１
３は第１のアドレスカウンタ、１４はアドレス切
替回路、１５は第２のアドレスカウンタ、１６は
第２のクロツク発生回路、１７は第２の自動位相
制御回路、１８は第２のフイールドカウンタ、１
９は第２の水平垂直同期分離回路、２０は第２の
入力端子であり、出力側同期信号の入力端子であ
る。第２図は本発明の実施例を説明するための各
信号の信号図である。第２図において、Ａは簡易
形VTRの出力テレビジヨン信号であり、ｍでヘ
ツド切替のために水平同期信号の周期が極端に変
動している（短かくなつている）ことを示してい
る。このテレビジヨン信号Ａが第１の入力端子１
から入力し、同期分離回路２でテレビジヨン信号
中の同期信号を分離し、水平垂直同期分離回路９
の入力とする。一方、同期分離回路２からのテレ
ビジヨン信号Ａの映像信号（第２図Ａのａ）はア
ナログデイジタル変換回路３に入り高速のデイジ
タル信号に符号化される。この高速のデイジタル
信号すなわちデイジタルデータは直並列変換回路
４でメモリ５のサイクルタイム以上で書き込める
ように並列化される。メモリ５の書き込みと読み
出しが非同期の関係のため、読み出しを優先し、
書き込みを従属させるために、直並列変換回路４
は入力データを待機させるバツフアメモリの役割
をもはたす。この直並列変換回路４にはデータと
同じくそのデータをメモリ５に書き込むためのア
ドレスも書き込んでいる。このようにデータとア
ドレスを同じ直並列変換回路４に書き込む事によ
つて、直並列変換回路４から読み出されたデータ
がメモリ５に書き込まれる時にメモリ５のアドレ
スも同時に読み出され、正確に指定したアドレス
にデータが書き込める。メモリ５から並列に読み
出されたデータは並直列変換回路６で直列データ
に変換し、デイジタルアナログ変換回路７でアナ
ログ信号に変換され、テレビジヨン信号として出
力端子８から出力される。
また一方、第１の水平垂直同期分離回路９の出
力である水平同期信号（第２図のＢ）は第１の自
動位相制御回路１０に供給される。この第１の自
動位相制御回路１０は入力水平同期信号Ｂに同期
した電圧制御発振器出力を第１のフイールドカウ
ンタ１１、第１のクロツク発生回路１２及び第１
のアドレスカウンタ１３に供給する。第１のクロ
ツク発生回路１２は前記第１の自動位相制御回路
１０の出力に対応した各種タイミングパルスを発
生し、第１のアドレスカウンタ１３はメモリ５へ
データを書き込むためのアドレスを、前記第１の
自動位相制御回路１０の出力にもとづく周波数に
対応するタイミングで発生する。第１のフイール
ドカウンタ１１はテレビジヨン信号の１フイール
ド区間を入力の水平同期周波数の２倍の周波数で
数えるとともに一定のカウント数で第１の自動位
相制御回路１０に保持命令を出す。また、メモリ
５の読み出しは第２の入力端子２０からの出力側
同期信号を基準として動作する。第２の入力端子
２０からの出力側同期信号は第２の水平垂直同期
分離回路１９に供給され、その出力の水平同期信
号は第２の自動位相制御回路１７に供給される。
当該第２の自動位相制御回路１７は出力水平同期
に同期した電圧制御発振器の発振出力を第２のク
ロツク発生回路１６、第２のアドレスカウンタ１
５、第２のフイールドカウンタ１８に供給してい
る。第２のクロツク発生回路１６は出力側に必要
なタイミングパルスを発生し、第２のアドレスカ
ウンタ１５はメモリ５からデータを読み出すため
のアドレスを作り、第２のフイールドカウンタ１
８は出力側水平同期周波数の２倍の周波数で出力
の１フイールドの区間を数えている。なお、メモ
リ５のデータ書き込み、読み出しはアドレス切替
回路１４の制御によつている。
力である水平同期信号（第２図のＢ）は第１の自
動位相制御回路１０に供給される。この第１の自
動位相制御回路１０は入力水平同期信号Ｂに同期
した電圧制御発振器出力を第１のフイールドカウ
ンタ１１、第１のクロツク発生回路１２及び第１
のアドレスカウンタ１３に供給する。第１のクロ
ツク発生回路１２は前記第１の自動位相制御回路
１０の出力に対応した各種タイミングパルスを発
生し、第１のアドレスカウンタ１３はメモリ５へ
データを書き込むためのアドレスを、前記第１の
自動位相制御回路１０の出力にもとづく周波数に
対応するタイミングで発生する。第１のフイール
ドカウンタ１１はテレビジヨン信号の１フイール
ド区間を入力の水平同期周波数の２倍の周波数で
数えるとともに一定のカウント数で第１の自動位
相制御回路１０に保持命令を出す。また、メモリ
５の読み出しは第２の入力端子２０からの出力側
同期信号を基準として動作する。第２の入力端子
２０からの出力側同期信号は第２の水平垂直同期
分離回路１９に供給され、その出力の水平同期信
号は第２の自動位相制御回路１７に供給される。
当該第２の自動位相制御回路１７は出力水平同期
に同期した電圧制御発振器の発振出力を第２のク
ロツク発生回路１６、第２のアドレスカウンタ１
５、第２のフイールドカウンタ１８に供給してい
る。第２のクロツク発生回路１６は出力側に必要
なタイミングパルスを発生し、第２のアドレスカ
ウンタ１５はメモリ５からデータを読み出すため
のアドレスを作り、第２のフイールドカウンタ１
８は出力側水平同期周波数の２倍の周波数で出力
の１フイールドの区間を数えている。なお、メモ
リ５のデータ書き込み、読み出しはアドレス切替
回路１４の制御によつている。
さて、直並列変換回路４はバツフアメモリの役
割をもはたすのであるが、その容量は入力側の水
平同期周波数の変動範囲に見合うように決める。
しかし、第１図のＡおよびＢに示すような急激な
水平同期周波数変化をもたらす信号に見合うバツ
フア容量は膨大な量となる。一方、通常の水平同
期周波数変動すなわち約0.5％程度に見合うだけ
の小容量の場合には、簡易形VTRの出力テレビ
ジヨン信号Ａのような急激な水平同期周波数の変
化に対しては容量が不足し、急激な変化を起こし
た部分ｍでは、このｍの部分のデータをメモリに
書き誤ると同時にデータと一対に直並列変換回路
４に書き込まれているアドレスも誤つた指定を行
う。すなわち、第２図Ｃに示すように、水平同期
信号周期の変化によつて発生する第１の自動位相
制御回路１０の電圧制御発振器の制御電圧Ｃは、
入力側の水平同期信号Ｂの周期がｍで急激に変化
するため、C′時点で急激な電圧変化を受け、電
圧制御発振器出力の周波数が急激に大きな変化を
起こしてしまう。このように、アドレスが誤つた
指定を行うため、すでに正しく書き込まれている
アドレスのデータまで破壊してしまい、メモリ５
の出力としては急激な変化を起こしたラインのみ
ならず他のラインの情報まで破壊された状態とな
る。
割をもはたすのであるが、その容量は入力側の水
平同期周波数の変動範囲に見合うように決める。
しかし、第１図のＡおよびＢに示すような急激な
水平同期周波数変化をもたらす信号に見合うバツ
フア容量は膨大な量となる。一方、通常の水平同
期周波数変動すなわち約0.5％程度に見合うだけ
の小容量の場合には、簡易形VTRの出力テレビ
ジヨン信号Ａのような急激な水平同期周波数の変
化に対しては容量が不足し、急激な変化を起こし
た部分ｍでは、このｍの部分のデータをメモリに
書き誤ると同時にデータと一対に直並列変換回路
４に書き込まれているアドレスも誤つた指定を行
う。すなわち、第２図Ｃに示すように、水平同期
信号周期の変化によつて発生する第１の自動位相
制御回路１０の電圧制御発振器の制御電圧Ｃは、
入力側の水平同期信号Ｂの周期がｍで急激に変化
するため、C′時点で急激な電圧変化を受け、電
圧制御発振器出力の周波数が急激に大きな変化を
起こしてしまう。このように、アドレスが誤つた
指定を行うため、すでに正しく書き込まれている
アドレスのデータまで破壊してしまい、メモリ５
の出力としては急激な変化を起こしたラインのみ
ならず他のラインの情報まで破壊された状態とな
る。
この急激な変化を防止するために、ヘツドの切
替が発生する以前すなわち、水平同期信号が極端
に変化する前に、第２図Ｄに示す如く第１の自動
位相制御回路１０の電圧制御発振器の制御電圧を
保持するための保持命令を第１のフイールドカウ
ンタ１１から前記第１の自動位相制御回路１０へ
送出する。この保持命令の送出により、第１の自
動位相制御回路１０の電圧制御発振器の制御電圧
を保持し、急激な水平同期信号周期の変化が起こ
つても第２図Ｃの中の破線で示すようにその保持
した電圧にもとづいた発振周波数となり、発振周
波数の急激な変化は起こらない。このように第１
の自動位相制御回路１０の電圧制御発振器の制御
電圧を保持し、急激な周波数変動に追随しないで
おけば、急激な水平同期信号周期の変動が起る付
近の数ラインの情報が位相の異つた状態でメモリ
５に書き込まれるが、すでに書き込んだデータを
破壊する事はない。
替が発生する以前すなわち、水平同期信号が極端
に変化する前に、第２図Ｄに示す如く第１の自動
位相制御回路１０の電圧制御発振器の制御電圧を
保持するための保持命令を第１のフイールドカウ
ンタ１１から前記第１の自動位相制御回路１０へ
送出する。この保持命令の送出により、第１の自
動位相制御回路１０の電圧制御発振器の制御電圧
を保持し、急激な水平同期信号周期の変化が起こ
つても第２図Ｃの中の破線で示すようにその保持
した電圧にもとづいた発振周波数となり、発振周
波数の急激な変化は起こらない。このように第１
の自動位相制御回路１０の電圧制御発振器の制御
電圧を保持し、急激な周波数変動に追随しないで
おけば、急激な水平同期信号周期の変動が起る付
近の数ラインの情報が位相の異つた状態でメモリ
５に書き込まれるが、すでに書き込んだデータを
破壊する事はない。
また制御電圧保持区間が終つた後に、第１の自
動位相制御回路１０の出力（第２図Ｅ）を入力の
水平同期信号で第２図Ｅのｎで示すように強制的
に位相を合わせる事によつて制御電圧が急激に変
化する事を防止することができる。なお、水平同
期信号周期の変化が発生した以後強制的に位相合
わせを行うまではテレビジヨン信号と第１の自動
位相制御回路１０の出力位相の間には大きな位相
ずれを発生するがこの区間は数ラインであり大き
な問題とはならない。
動位相制御回路１０の出力（第２図Ｅ）を入力の
水平同期信号で第２図Ｅのｎで示すように強制的
に位相を合わせる事によつて制御電圧が急激に変
化する事を防止することができる。なお、水平同
期信号周期の変化が発生した以後強制的に位相合
わせを行うまではテレビジヨン信号と第１の自動
位相制御回路１０の出力位相の間には大きな位相
ずれを発生するがこの区間は数ラインであり大き
な問題とはならない。
以上説明したように、本発明によれば、テレビ
ジヨン信号を記憶装置に誤りを誘起することなく
書き込むことができ、位相ずれを起こした後は速
やかに入力水平同期信号に位相を合わせることが
できる。
ジヨン信号を記憶装置に誤りを誘起することなく
書き込むことができ、位相ずれを起こした後は速
やかに入力水平同期信号に位相を合わせることが
できる。
第１図は本発明の実施例を説明するためのブロ
ツク図、第２図は本発明の実施例を説明するため
の信号図である。 １……第１の入力端子、２……同期分離回路、
３……アナログデイジタル変換回路、４……直並
列変換回路、５……メモリ、６……並直列変換回
路、７……デイジタルアナログ変換回路、８……
テレビジヨン信号の出力端子、９，１９……水平
垂直同期分離回路、１０，１７……自動位相制御
回路、１１，１８……フイールドカウンタ、１
２，１６……クロツク発生回路、１３，１５……
アドレスカウンタ、１４……アドレス切替回路、
２０……第２の入力端子。
ツク図、第２図は本発明の実施例を説明するため
の信号図である。 １……第１の入力端子、２……同期分離回路、
３……アナログデイジタル変換回路、４……直並
列変換回路、５……メモリ、６……並直列変換回
路、７……デイジタルアナログ変換回路、８……
テレビジヨン信号の出力端子、９，１９……水平
垂直同期分離回路、１０，１７……自動位相制御
回路、１１，１８……フイールドカウンタ、１
２，１６……クロツク発生回路、１３，１５……
アドレスカウンタ、１４……アドレス切替回路、
２０……第２の入力端子。
Claims (1)
- １ 簡易形VTRの出力のように、ヘツドの切替
による水平同期信号周期の極端な変動の発生個所
が１フイールド内のほぼ一定の位置にあるテレビ
ジヨン信号の映像信号を、入力のテレビジヨン信
号中の水平同期信号を基準として、映像信号区間
のみ符号化し、メモリに書き込む場合において、
入力水平同期信号に自動的に位相同期を行う自動
位相制御回路の電圧制御発振器の制御電圧を、前
記入力水平同期信号の極端な変動の生ずる以前の
電圧に保持し、その保持された電圧にもとづく周
波数に対応するタイミングで映像信号を符号化し
メモリに書き込みを行い、書き込み終了後前記自
動位相制御回路の電圧制御発振器の制御電圧の保
持を解除するとともに前記入力水平同期信号で前
記自動位相制御回路の出力位相を強制的に前記入
力水平同期信号に同期させることを特徴とする位
相同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12152277A JPS5455115A (en) | 1977-10-12 | 1977-10-12 | Phase synchronous system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12152277A JPS5455115A (en) | 1977-10-12 | 1977-10-12 | Phase synchronous system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5455115A JPS5455115A (en) | 1979-05-02 |
| JPS6147028B2 true JPS6147028B2 (ja) | 1986-10-17 |
Family
ID=14813298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12152277A Granted JPS5455115A (en) | 1977-10-12 | 1977-10-12 | Phase synchronous system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5455115A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136901A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electric Ind Co Ltd | クロック再生装置 |
| JPS63286081A (ja) * | 1987-05-19 | 1988-11-22 | Pioneer Electronic Corp | Ｐｌｌ回路の制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930333B2 (ja) * | 1976-09-03 | 1984-07-26 | ソニー株式会社 | 周波数制御回路 |
-
1977
- 1977-10-12 JP JP12152277A patent/JPS5455115A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5455115A (en) | 1979-05-02 |
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