JPS6149855B2 - - Google Patents
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- JPS6149855B2 JPS6149855B2 JP1398580A JP1398580A JPS6149855B2 JP S6149855 B2 JPS6149855 B2 JP S6149855B2 JP 1398580 A JP1398580 A JP 1398580A JP 1398580 A JP1398580 A JP 1398580A JP S6149855 B2 JPS6149855 B2 JP S6149855B2
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- JP
- Japan
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- transistor
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- effect transistor
- voltage
- fet
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Links
- 239000003990 capacitor Substances 0.000 claims description 27
- 230000005669 field effect Effects 0.000 claims description 14
- 230000001052 transient effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
Landscapes
- Electronic Switches (AREA)
- Circuit Arrangements For Discharge Lamps (AREA)
Description
【発明の詳細な説明】
この発明は時定数を有する電子開閉装置に関
し、一般に市販されている電子部品を使つて簡単
に安価な、しかも時定数の選択幅の広い電子開閉
装置を提供することを目的とする。
し、一般に市販されている電子部品を使つて簡単
に安価な、しかも時定数の選択幅の広い電子開閉
装置を提供することを目的とする。
この発明は、上記の目的を達成するために、ス
イツチ素子としてトランジスタを用い、このトラ
ンジスタの制御に電界効果トランジスタ（以下
FETという）を用いた点に特徴を有するもので
ある。
イツチ素子としてトランジスタを用い、このトラ
ンジスタの制御に電界効果トランジスタ（以下
FETという）を用いた点に特徴を有するもので
ある。
以下この発明の実施例を図面に基き説明する。
第１図は、トランジスタにPNP形を、FETに
Ｎチヤネルのものを使用した電子開閉装置の回路
図である。図において１は交流電源、２は全波整
流装置、３はトランジスタで、そのエミツタは電
流制限用抵抗４を介して正極入力端子Ｐ１に接続
されている。
Ｎチヤネルのものを使用した電子開閉装置の回路
図である。図において１は交流電源、２は全波整
流装置、３はトランジスタで、そのエミツタは電
流制限用抵抗４を介して正極入力端子Ｐ１に接続
されている。
５はトランジスタ３と並列接続された分圧器で
あり、２個の抵抗６，７から成る。８は接合形及
び絶縁形のＮチヤネルのFETでトランジスタ３
のベースと分圧器５の分圧点に挿入接続される。
９は分圧器５の分圧点よりも負極側の抵抗７と並
列に接続した電解コンデンサである。この電解コ
ンデンサ９はFET８のソースとゲートとの間に
挿入されていて、この電解コンデンサ９の両極電
圧が低い時にFET８はオン状態となる。１０は
トランジスタ３のコレクタと負極入力端子Ｐ２と
の間に挿入された抵抗で、この抵抗１０を介して
FET８のゲートが負極入力端子P2に接続されて
いる。１１はこの装置Ｐによりオン・オフされる
負荷である。
あり、２個の抵抗６，７から成る。８は接合形及
び絶縁形のＮチヤネルのFETでトランジスタ３
のベースと分圧器５の分圧点に挿入接続される。
９は分圧器５の分圧点よりも負極側の抵抗７と並
列に接続した電解コンデンサである。この電解コ
ンデンサ９はFET８のソースとゲートとの間に
挿入されていて、この電解コンデンサ９の両極電
圧が低い時にFET８はオン状態となる。１０は
トランジスタ３のコレクタと負極入力端子Ｐ２と
の間に挿入された抵抗で、この抵抗１０を介して
FET８のゲートが負極入力端子P2に接続されて
いる。１１はこの装置Ｐによりオン・オフされる
負荷である。
次にその作用を説明する。
交流を全波整流装置２により、全波整流したも
のを電源として用いた回路に、この装置Ｐを接続
すると、トランジスタ３、FET８には順方向に
電位がかかり、初期状態においては電解コンデン
サは充電の状態にあり、かつ抵抗６，７の値は抵
抗４の値およびFET８の内部抵抗より可成り高
く設定してあるので、電流の大半は抵抗４、トラ
ンジスタ３のエミツタ、ベース、FET８のドレ
イン、ソースを経て電解コンデンサ９、抵抗１０
を通る回路に急速に電流が流れ、電解コンデンサ
９は充電を開始するとともに、他方抵抗６を経由
する回路電流によつても電解コンデンサ９は充電
される。
のを電源として用いた回路に、この装置Ｐを接続
すると、トランジスタ３、FET８には順方向に
電位がかかり、初期状態においては電解コンデン
サは充電の状態にあり、かつ抵抗６，７の値は抵
抗４の値およびFET８の内部抵抗より可成り高
く設定してあるので、電流の大半は抵抗４、トラ
ンジスタ３のエミツタ、ベース、FET８のドレ
イン、ソースを経て電解コンデンサ９、抵抗１０
を通る回路に急速に電流が流れ、電解コンデンサ
９は充電を開始するとともに、他方抵抗６を経由
する回路電流によつても電解コンデンサ９は充電
される。
このように装置Ｐを接続すると、トランジスタ
３のベース回路にはFET８のドレイン、ソース
を経て電流が急速に流れるので、トランジスタ３
はすぐに導通状態になり、負荷１１にも電流が供
給されることになる。
３のベース回路にはFET８のドレイン、ソース
を経て電流が急速に流れるので、トランジスタ３
はすぐに導通状態になり、負荷１１にも電流が供
給されることになる。
この装置Ｐの過渡特性は抵抗４，６，７，１０
FET８の内部抵抗、電解コンデンサ９の各値に
より略々決定される。
FET８の内部抵抗、電解コンデンサ９の各値に
より略々決定される。
時間の経過とともに、この過渡特性に従つて
FET８のドレイン、ソース間に電流が流れ、電
解コンデンサ９は充電を進めてゆき、FET８の
ゲート、ソース間も徐々に負電位を増してゆく。
やがて、電解コンデンサ９の両端電位がFET８
のピンチオフ電圧に近づいた時には、FET８の
ドレイン、ソース間に流れる電流は初期電流値よ
り非常に少なくなり、ベース電流が減少するか
ら、トランジスタ３のエミツタ、コレクタ間は初
期導通状態よりも非常に大きな抵抗値をもつよう
になる。そのため分圧器５の両端の電圧は上り、
抵抗６を通る電流は急速に増大する。この増大し
た電流により、電解コンデンサ９は更に充電が加
速され、瞬時にFET８のピンチオフ電圧を超
え、ドレイン、ソース間は完全にオフ状態にな
る。従つてトランジスタ３も完全にオフ状態にな
り負荷１１にも電流が流れなくなる。
FET８のドレイン、ソース間に電流が流れ、電
解コンデンサ９は充電を進めてゆき、FET８の
ゲート、ソース間も徐々に負電位を増してゆく。
やがて、電解コンデンサ９の両端電位がFET８
のピンチオフ電圧に近づいた時には、FET８の
ドレイン、ソース間に流れる電流は初期電流値よ
り非常に少なくなり、ベース電流が減少するか
ら、トランジスタ３のエミツタ、コレクタ間は初
期導通状態よりも非常に大きな抵抗値をもつよう
になる。そのため分圧器５の両端の電圧は上り、
抵抗６を通る電流は急速に増大する。この増大し
た電流により、電解コンデンサ９は更に充電が加
速され、瞬時にFET８のピンチオフ電圧を超
え、ドレイン、ソース間は完全にオフ状態にな
る。従つてトランジスタ３も完全にオフ状態にな
り負荷１１にも電流が流れなくなる。
その後は略々分圧器５の抵抗６，７、抵抗１０
の分圧比により電解コンデンサ９の端子電圧は一
定電圧に保たれ、FET８のゲート、ソース間お
よびゲート、ドレイン間も一定電圧に保たれるこ
ととなり、トランジスタ３は完全なオフ状態を持
続する。
の分圧比により電解コンデンサ９の端子電圧は一
定電圧に保たれ、FET８のゲート、ソース間お
よびゲート、ドレイン間も一定電圧に保たれるこ
ととなり、トランジスタ３は完全なオフ状態を持
続する。
次にトランジスタにNPN形を、FETにＰチヤ
ネルのものを用いた場合を第２図に示す。図にお
いて、１は交流電源、２は全波整流装置、３はト
ランジスタで、そのコレクタは電流制限用抵抗４
を介して正極入力端子Ｐ１に、そのエミツタは負
極入力端子Ｐ２にそれぞれ接続されている。
ネルのものを用いた場合を第２図に示す。図にお
いて、１は交流電源、２は全波整流装置、３はト
ランジスタで、そのコレクタは電流制限用抵抗４
を介して正極入力端子Ｐ１に、そのエミツタは負
極入力端子Ｐ２にそれぞれ接続されている。
５はトランジスタ３と並列接続された分圧器で
あり、２個の抵抗６，７からなる。８は接合形お
よび絶縁形のＰチヤネルのFETで、トランジス
タ３のベースと分圧器５の分圧点に挿入接続され
る。９は分圧器５の分圧点よりも正極側の抵抗７
と並列に接続した電解コンデンサである。この電
解コンデンサ９はFET８のソースとゲートとの
間に挿入されている。１０はトランジスタ３のコ
レクタと正極入力端子Ｐ１との間に直列に接続さ
れた抵抗、１１はこの装置Ｐによりオン・オフさ
れる負荷である。
あり、２個の抵抗６，７からなる。８は接合形お
よび絶縁形のＰチヤネルのFETで、トランジス
タ３のベースと分圧器５の分圧点に挿入接続され
る。９は分圧器５の分圧点よりも正極側の抵抗７
と並列に接続した電解コンデンサである。この電
解コンデンサ９はFET８のソースとゲートとの
間に挿入されている。１０はトランジスタ３のコ
レクタと正極入力端子Ｐ１との間に直列に接続さ
れた抵抗、１１はこの装置Ｐによりオン・オフさ
れる負荷である。
次にその作用を説明する。
交流を全波整流装置２により、全波整流したも
のを電源として用いた回路に、この装置Ｐを接続
すると、トランジスタ３、FET８には順方向に
電位がかかり、初期の状態においては電解コンデ
ンサ９は未充電の状態にあり、かつ抵抗６，７の
値はFET８の内部抵抗より可成り高く設定して
あるので、電流の大半は、抵抗１０、電解コンデ
ンサ９、FET８のソース、ドレイン、トランジ
スタ３のベース、エミツタを通る回路に急速に電
流が流れ、電解コンデンサ９は充電を開始すると
ともに、他方抵抗６にも充電電流の一部が流れ
る。
のを電源として用いた回路に、この装置Ｐを接続
すると、トランジスタ３、FET８には順方向に
電位がかかり、初期の状態においては電解コンデ
ンサ９は未充電の状態にあり、かつ抵抗６，７の
値はFET８の内部抵抗より可成り高く設定して
あるので、電流の大半は、抵抗１０、電解コンデ
ンサ９、FET８のソース、ドレイン、トランジ
スタ３のベース、エミツタを通る回路に急速に電
流が流れ、電解コンデンサ９は充電を開始すると
ともに、他方抵抗６にも充電電流の一部が流れ
る。
このように装置Ｐを接続すると、トランジスタ
３のベース回路にはFET８のソース、ドレイン
を経て電流が急速に流れるので、トランジスタ３
はすぐに導通状態になり、負荷１１にも電流が供
給されることになる。
３のベース回路にはFET８のソース、ドレイン
を経て電流が急速に流れるので、トランジスタ３
はすぐに導通状態になり、負荷１１にも電流が供
給されることになる。
この装置Ｐの過渡特性は抵抗６，７，１０、
FET８の内部抵抗、電解コンデンサ９の各値に
より略々決定される。
FET８の内部抵抗、電解コンデンサ９の各値に
より略々決定される。
時間の経過とともに、この過渡特性に従つて
FET８のソース、ドレイン間に電流が流れ、電
解コンデンサ９は充電を進めてゆき、FET８の
ゲート、ソース間も徐々に正電位を増してゆく。
やがて電解コンデンサ９の両端電位がFET８の
ピンチオフ電圧に近づいた時には、FET８のソ
ース、ドレイン間に流れる電流は初期電流値より
非常に少なくなり、ベース電流が減少するから、
トランジスタ３のコレクタ、エミツタ間は初期導
通状態よりも非常に大きな抵抗値をもつようにな
る。そのため分圧器５の両端の電圧は上り、抵抗
６を通る電流は急速に増大する。この増大した電
流により、電解コンデンサ９は更に充電が加速さ
れ、瞬時にFET８のピンチオフ電圧を超え、ソ
ース、ドレイン間は完全にオフ状態になる。従つ
て、トランジスタ３も完全にオフ状態になり、負
荷１１にも電流が流れなくなる。
FET８のソース、ドレイン間に電流が流れ、電
解コンデンサ９は充電を進めてゆき、FET８の
ゲート、ソース間も徐々に正電位を増してゆく。
やがて電解コンデンサ９の両端電位がFET８の
ピンチオフ電圧に近づいた時には、FET８のソ
ース、ドレイン間に流れる電流は初期電流値より
非常に少なくなり、ベース電流が減少するから、
トランジスタ３のコレクタ、エミツタ間は初期導
通状態よりも非常に大きな抵抗値をもつようにな
る。そのため分圧器５の両端の電圧は上り、抵抗
６を通る電流は急速に増大する。この増大した電
流により、電解コンデンサ９は更に充電が加速さ
れ、瞬時にFET８のピンチオフ電圧を超え、ソ
ース、ドレイン間は完全にオフ状態になる。従つ
て、トランジスタ３も完全にオフ状態になり、負
荷１１にも電流が流れなくなる。
その後は略々分圧器５の抵抗６，７、抵抗１０
の分圧比により電解コンデンサの端子電圧は一定
電圧に保たれ、FET８のゲート、ソース間よび
ゲート、ドレイン間も一定電圧に保たれることと
なり、トランジスタ３も完全なオフ状態を持続す
る。
の分圧比により電解コンデンサの端子電圧は一定
電圧に保たれ、FET８のゲート、ソース間よび
ゲート、ドレイン間も一定電圧に保たれることと
なり、トランジスタ３も完全なオフ状態を持続す
る。
なお、上記両実施例において、FET８のソー
スとドレインとが構造的に同等な場合には、回路
中でFET８のソースとドレインとを逆にしても
よい。また、電流制限用抵抗４はなくてもよい。
スとドレインとが構造的に同等な場合には、回路
中でFET８のソースとドレインとを逆にしても
よい。また、電流制限用抵抗４はなくてもよい。
以上説明したように、この発明では、電子開閉
装置のスイツチ素子であるトランジスタをEFT
で制御し、このFETのON・OFFを抵抗と電解コ
ンデンサで制御するようにしたから、電子開閉装
置の構成部品は全て出回つている市販品でまかな
える。しかも、その時定数は、各種の値のものが
大量に出回つている抵抗および電解コンデンサを
適宜組み合わせることにより、広い範囲の中から
希望する値に正確に設定できる。これにより、時
定数が大幅に異なる各種の電子開閉装置でも同一
の基本回路で簡単に正確に製造できる。
装置のスイツチ素子であるトランジスタをEFT
で制御し、このFETのON・OFFを抵抗と電解コ
ンデンサで制御するようにしたから、電子開閉装
置の構成部品は全て出回つている市販品でまかな
える。しかも、その時定数は、各種の値のものが
大量に出回つている抵抗および電解コンデンサを
適宜組み合わせることにより、広い範囲の中から
希望する値に正確に設定できる。これにより、時
定数が大幅に異なる各種の電子開閉装置でも同一
の基本回路で簡単に正確に製造できる。
さらに、FETによりトランジスタを瞬時に
ON・OFF制御できるから、開閉装置としての性
能がよい。
ON・OFF制御できるから、開閉装置としての性
能がよい。
したがつて、一応用例としてこの電子開閉装置
を、けい光放電灯の陰極予熱回路に用いる時は、
始動時に希望する時間だけ充分な予熱電流を得る
ことが出来るのでけい光放電灯の始動時に陰極を
無用に損傷することがなく、点灯中は陰極予熱電
流が全く流れないので、省資源、省エネルギーに
果す役割も多大である。
を、けい光放電灯の陰極予熱回路に用いる時は、
始動時に希望する時間だけ充分な予熱電流を得る
ことが出来るのでけい光放電灯の始動時に陰極を
無用に損傷することがなく、点灯中は陰極予熱電
流が全く流れないので、省資源、省エネルギーに
果す役割も多大である。
この他数限りない広範囲な応用が考えられ、こ
の発明の利用価値の高さは極めて顕著である。
の発明の利用価値の高さは極めて顕著である。
図面はこの発明の実施例を示し、第１図は電子
開閉装置の回路図、第２図は別の実施例を示す第
１図相当図である。 Ｐ１…正極入力端子、Ｐ２…負極入力端子、３
…トランジスタ、５…分圧器、８…電界効果トラ
ンジスタ、９…電解コンデンサ、１０…抵抗。
開閉装置の回路図、第２図は別の実施例を示す第
１図相当図である。 Ｐ１…正極入力端子、Ｐ２…負極入力端子、３
…トランジスタ、５…分圧器、８…電界効果トラ
ンジスタ、９…電解コンデンサ、１０…抵抗。
Claims (1)
- 【特許請求の範囲】 １ 正・負両極の入力端子間を接続するスイツチ
素子としてトランジスタを用い、トランジスタに
分圧器を並列に接続し、分圧器の分圧点をトラン
ジスタのベースに電界効果トランジスタを介して
接続し、分圧器の抵抗値を電界効果トランジスタ
の内部抵抗値より大きく設定し、電界効果トラン
ジスタのゲートを一方の入力端子に抵抗を介して
接続し、この抵抗はトランジスタより入力端子側
に位置させ、電界効果トランジスタのソースおよ
びドレインのうち分圧器の分圧点とつながるもの
とゲートとの間に電解コンデンサを挿入し、電界
効果トランジスタは電解コンデンサの両端電圧が
低い状態でオン作動するように構成したことを特
徴とする電子開閉装置。 ２ 特許請求の範囲第１項に記載した電子開閉装
置において、トランジスタにPNPトランジスタを
用い、電界効果トランジスタにＮチヤネルの電界
効果トランジスタを用い、電界効果トランジスタ
のゲートを負極入力端子に接続したもの。 ３ 特許請求の範囲第１項に記載した電子開閉装
置において、トランジスタにNPNトランジスタ
を用い、電界効果トランジスタにＰチヤネルの電
界効果トランジスタを用い、電界効果トランジス
タのゲートを正極入力端子に接続したもの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1398580A JPS56111319A (en) | 1980-02-06 | 1980-02-06 | Electronic switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1398580A JPS56111319A (en) | 1980-02-06 | 1980-02-06 | Electronic switching device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56111319A JPS56111319A (en) | 1981-09-03 |
| JPS6149855B2 true JPS6149855B2 (ja) | 1986-10-31 |
Family
ID=11848512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1398580A Granted JPS56111319A (en) | 1980-02-06 | 1980-02-06 | Electronic switching device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56111319A (ja) |
-
1980
- 1980-02-06 JP JP1398580A patent/JPS56111319A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56111319A (en) | 1981-09-03 |
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