JPS6152515B2 - - Google Patents
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- JPS6152515B2 JPS6152515B2 JP14654080A JP14654080A JPS6152515B2 JP S6152515 B2 JPS6152515 B2 JP S6152515B2 JP 14654080 A JP14654080 A JP 14654080A JP 14654080 A JP14654080 A JP 14654080A JP S6152515 B2 JPS6152515 B2 JP S6152515B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals using capacitive elements
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Description
【発明の詳細な説明】
本発明は演算増幅器の有するオフセツト電圧誤
差を除去せしめた積分装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an integrator that eliminates offset voltage errors of operational amplifiers.
従来から演算増幅器に積分コンデンサ及び抵抗
器を付加した積分回路が知られているが、演算増
幅器に含まれるオフセツト電圧のため積分出力に
誤差が含まれることになる。よつてかかるオフセ
ツト電圧を除去するため種々の方法が考えられて
いる。 Conventionally, an integrating circuit in which an integrating capacitor and a resistor are added to an operational amplifier has been known, but the integrated output contains an error due to the offset voltage included in the operational amplifier. Various methods have been considered to remove such offset voltage.
第１図は、演算増幅器のオフセツト電圧を除去
するため、従来から用いられている代表的な積分
回路である。ここで前記オフセツト電圧とは本図
の右上に図示される如く、理想的な演算増幅器１
に付随して印加される不可避な電圧Eosをいう。
従つて三角形の破線に囲まれた増幅器が実際の演
算増幅器に相当する。 FIG. 1 shows a typical integrating circuit conventionally used to remove the offset voltage of an operational amplifier. Here, the offset voltage refers to the voltage of the ideal operational amplifier 1, as shown in the upper right of the figure.
The unavoidable voltage Eos that is applied along with the
Therefore, the amplifier surrounded by the triangular broken line corresponds to the actual operational amplifier.
第１図に示された回路によれば、積分を開始さ
せる前にまずスイツチS1を接地し且つスイツチS2
をONすることにより、オフセツト誤差電圧はコ
ンデンサ２にホールドされる。そして積分時には
スイツチS1をEx側に倒し且つスイツチS2をOFF
させる。以上の動作により回路全体のオフセツト
誤差を１／Ｇに減じることができる（Ｇ＝R2／
R1）。 According to the circuit shown in FIG. 1, before starting the integration, switch S 1 is first grounded and switch S 2 is grounded.
By turning ON, the offset error voltage is held in capacitor 2. Then, during integration, turn switch S 1 to the Ex side and turn off switch S 2 .
let By the above operation, the offset error of the entire circuit can be reduced to 1/G (G=R 2 /
R1 ).
しかし上記コンデンサ２に誤差電圧をホールド
させる動作は、閉ループ中に積分器４を含んでい
るため、かなりの時間を要する。この応答時間
は、積分器４の後段に接続されている増幅器のゲ
インＧを大きくしても改善され得ない。更に本回
路は、積分回路４を容易にリセツトすることがで
きないという欠点を有する。たとえ積分コンデン
サ６の両端子間を短絡したとしても、積分器４の
出力電圧はホールド・コンデンサ２の保持電位に
等しくなるだけである。よつて積分器４をリセツ
トするには、スイツチS1を接地し且つスイツチS2
をONさせるというオートゼロ動作をそのつど行
わなければならない。 However, the operation of causing the capacitor 2 to hold the error voltage takes a considerable amount of time because the integrator 4 is included in the closed loop. This response time cannot be improved even if the gain G of the amplifier connected after the integrator 4 is increased. Furthermore, this circuit has the disadvantage that the integrating circuit 4 cannot be easily reset. Even if the two terminals of the integrating capacitor 6 are short-circuited, the output voltage of the integrator 4 will only be equal to the holding potential of the hold capacitor 2. Therefore, to reset the integrator 4 , switch S1 is grounded and switch S2
You must perform an auto-zero operation each time by turning on the
本発明の目的は、演算増幅器に含まれるオフセ
ツト電圧を除去するオートゼロ動作を高速化する
と共に、積分回路のリセツト動作を容易ならしめ
た積分装置を提供せんとするものである。 SUMMARY OF THE INVENTION An object of the present invention is to provide an integrator that speeds up the auto-zero operation for removing the offset voltage contained in an operational amplifier and facilitates the reset operation of an integrator circuit.
以下、図面を用いて本発明を詳述する。 Hereinafter, the present invention will be explained in detail using the drawings.
第２図は本発明の一実施例による積分装置を示
したブロツク図である。本装置は、被積分入力電
圧Ex又は接地点を切換える入力スイツチS0、入
力スイツチS0に接続された電圧ホロア１０、前記
電圧ホロア１０に接続された演算増幅器（以下
OP Ampという）A2.OP Amp A2の出力端に接
続されたスイツチS4，OP Amp A2の反転入力端
と出力端を短絡するスイツチS1、スイツチS4に接
続された積分器１２、積分器１２に接続された
OP Amp A4，OP Amp A3の反転入力端とOP
Amp A4の出力端との間に接続されたスイツチ
S5，OP Amp A2の反転入力端とOP Amp A4の
出力端との間に直列接続されたコンデンサC1，
C2及びスイツチS3、コンデンサC1及びC2の共通
接続点を接地するスイツチS6を主な構成要素とし
ている。なおOP Amp A4の反転入力端には２個
の抵抗器R1，R2が接続されているため、全体と
してのゲインＧは｛１＋（R2）／（R1）｝で与えら
れる。また各OP Amp A1ないしA4に含まれるオ
フセツト電圧を、それぞれe1ないしe4とする。 FIG. 2 is a block diagram showing an integrating device according to an embodiment of the present invention. This device includes an input switch S 0 for switching the input voltage Ex to be integrated or a ground point, a voltage follower 10 connected to the input switch S 0 , and an operational amplifier (hereinafter referred to as "operational amplifier") connected to the voltage follower 10 .
OP Amp) A 2 .Switch S 4 connected to the output terminal of OP Amp A 2 , switch S 1 that short-circuits the inverting input terminal and output terminal of OP Amp A 2 , and the integrator 12 connected to switch S 4 . , connected to the integrator 12
OP Amp A 4 , OP Amp A 3 inverting input terminal and OP
Switch connected between the output end of Amp A 4
S 5 , capacitor C 1 connected in series between the inverting input terminal of OP Amp A 2 and the output terminal of OP Amp A 4 ,
The main components are a switch S6 that grounds the common connection point of C2 , switch S3 , and capacitors C1 and C2 . Note that since two resistors R 1 and R 2 are connected to the inverting input terminal of OP Amp A 4 , the overall gain G is given by {1+(R 2 )/(R 1 )}. Further, offset voltages included in each OP Amp A 1 to A 4 are assumed to be e 1 to e 4 , respectively.
各々のOP Ampに含まれるオフセツト電圧の
影響を除去する動作（以下、オートゼロ・サイク
ルという）は次のとおり行われる。 The operation to remove the influence of the offset voltage included in each OP Amp (hereinafter referred to as auto-zero cycle) is performed as follows.
(1) スイツチS0を接地する。(1) Ground switch S0 .
(2) スイツチS1，S3，S5，S6をONする。(2) Turn on switches S 1 , S 3 , S 5 , and S 6 .
(3) スイツチS2，S4をOFFする。(3) Turn off switches S2 and S4 .
以上の設定により、コンデンサC1は（e1＋e2）
ボルトにホールドされる。なぜならスイツチS1の
ONによりOP Amp A2は電圧ホロアとして作用
するからである。 With the above settings, capacitor C 1 is (e 1 + e 2 )
It is held by the bolt. Because of Switch S 1
This is because OP Amp A 2 acts as a voltage follower when turned on.
またコンデンサC2はe3ボルトにホールドされ
る。なぜならスイツチS5のONにより、２個のOP
Amp A3及び全体として１個の電圧ホロアとして
作用するからである。 Also capacitor C 2 is held at e 3 volts. Because by turning on Switch S 5 , 2 OPs
This is because Amp A 3 and the whole act as one voltage follower.
上記充電作用は、OP Amp A2及びA4の出力イ
ンピーダンスと静電容量値（C1，C2）によつて決
定される時定数にのみ依存し、ループ中に積分器
１２を含んでいないため高速のオートゼロ・サイ
クルが実現される。 The above charging action depends only on the time constant determined by the output impedance and capacitance values (C 1 , C 2 ) of OP Amp A 2 and A 4 , and the integrator during the loop
12 , a high-speed auto-zero cycle is realized.
次に積分を行う場合（以下、積分サイクルとい
う）には、
(1) スイツチS0をEx側に倒す。 When performing the next integration (hereinafter referred to as an integration cycle), (1) Turn switch S 0 to the Ex side.
(2) スイツチS1，S3，S5，S6をOFFとする。(2) Turn off switches S 1 , S 3 , S 5 , and S 6 .
(3) スイツチS2，S4をONする。(3) Turn on switches S 2 and S 4 .
以上の設定によりOP Amp A2の出力電圧V2は
（Ex＋e3）ボルトとなる。なぜなら
OP Amp A2の非反転入力端には
（Ex＋e1＋e2）ボルトが印加され、また同A2の
反転入力端には（e1＋e2−e3＋V2）ボルトが印加
され、且つこれら両入力端の電位は等しいと考え
られるから
Ex＋e1＋e2＝e1＋e2−e3＋V2
∴V2＝Ex＋e3
となる。 With the above settings, the output voltage V 2 of OP Amp A 2 will be (Ex + e 3 ) volts. This is because (Ex + e 1 + e 2 ) volts are applied to the non-inverting input terminal of OP Amp A 2 , and (e 1 + e 2 − e 3 + V 2 ) volts are applied to the inverting input terminal of OP Amp A 2, and Since the potentials at both input terminals are considered to be equal, Ex+e 1 +e 2 =e 1 +e 2 −e 3 +V 2 ∴V 2 =Ex+e 3 .
そしてOP Amp A3の非反転入力端にはe3ボル
トが印加されているとみなすことができるから
（オフセツト電圧であるため）、積分器１２により
積分される入力電圧は、
e3−V2
＝e3−（Ex＋e3）＝−Ex
となり、オフセツト電圧による影響が除去される
ことになる。 Since it can be assumed that e 3 volts is applied to the non-inverting input terminal of OP Amp A 3 (because it is an offset voltage), the input voltage integrated by the integrator 12 is e 3 −V 2 = e 3 −(Ex+e 3 )=−Ex, and the influence of the offset voltage is removed.
最後に積分器１２をリセツトする動作（以下リ
セツト・サイクルという）、換言すれば積分コン
デンサC0が所定電位を有するまで放電を行わし
める動作を説明する。リセツト・サイクルにおい
ては
(1) スイツチS4をOFFする。 Finally, the operation of resetting the integrator 12 (hereinafter referred to as a reset cycle), in other words, the operation of discharging the integrating capacitor C0 until it has a predetermined potential will be explained. In the reset cycle: (1) Turn off switch S4 .
(2) スイツチS5をONする。(2) Turn on switch S5 .
(3) その他のスイツチは積分サイクルにおける設
定と同じにしておく。(3) Leave the other switches the same as in the integral cycle.
以上の設定により、積分器１２とホールド・コ
ンデンサC1，C2を完全に分離させると同時に、
積分器１２の出力電圧V3をほぼ零にすることが
できる。なぜなら、
(イ) OP Amp A3の非反転入力端にはオフセツト
電圧e3ボルトが印加されていると考えられるか
ら、同A3の反転入力端の電位はe3ボルトとな
る。 With the above settings, the integrator 12 and hold capacitors C 1 and C 2 are completely separated, and at the same time,
The output voltage V 3 of the integrator 12 can be made almost zero. This is because (a) Since it is considered that an offset voltage e3 volts is applied to the non-inverting input terminal of OP Amp A3 , the potential at the inverting input terminal of OP Amp A3 becomes e3 volts.
(ロ) またスイツチS5はONされているため、OP
Amp A4の出力電圧V4はe3ボルトとなる。(b) Also, since switch S 5 is ON, OP
The output voltage V 4 of Amp A 4 will be e 3 volts.
(ハ) よつてOP Amp A4全体のゲインをＧとする
と（Ｇ＝１＋R2／R1）、V3≒e3／Ｇである。と
ころがＧは十分に大となるよう設計されている
からV3≒０となる。このように本回路によれ
ば単にスイツチS4をOFFし、スイツチS5をON
することにより容易に積分回路１２のリセツト
が行われる。(C) Therefore, if the gain of the entire OP Amp A 4 is G (G=1+R 2 /R 1 ), then V 3 ≈e 3 /G. However, since G is designed to be sufficiently large, V 3 ≒0. In this way, according to this circuit, switch S4 is simply turned off and switch S5 is turned on.
By doing so, the integrating circuit 12 can be easily reset.
第３図は本発明の他実施例による積分装置を示
したブロツク図である。本実施例と第２図に示さ
れた実施例との相違は、破線に囲まれたブロツク
内のコンデンサC3のみである。即ち第２図に示
されたコンデンサC1及びC2を１個のコンデンサ
C3とし、同時に充電用スイツチS6を削除したも
のである。本実施例の動作は第２図における場合
と同様であるから説明は省略する。 FIG. 3 is a block diagram showing an integrating device according to another embodiment of the present invention. The only difference between this embodiment and the embodiment shown in FIG. 2 is the capacitor C3 in the block surrounded by the dashed line. That is, the capacitors C 1 and C 2 shown in Figure 2 are combined into one capacitor.
C 3 , with the charging switch S 6 removed. The operation of this embodiment is the same as that shown in FIG. 2, so a description thereof will be omitted.
以上詳述した如く本発明によればオートゼロ・
サイクルとリセツト・サイクルが全く別個独立に
行われるため高速な積分装置（例えばデユアル・
スロープ型電圧計として）が実現される。 As detailed above, according to the present invention, auto zero
Since the cycle and reset cycle are performed completely independently, it is possible to use a high-speed integrator (e.g. dual
(as a slope type voltmeter).
第１図は演算増幅器のオフセツト電圧を除去す
るため従来から用いられている代表的な積分回
路、第２図及び第３図は本発明の一実施例による
積分装置である。
FIG. 1 shows a typical integrating circuit conventionally used to remove the offset voltage of an operational amplifier, and FIGS. 2 and 3 show an integrating device according to an embodiment of the present invention.
Claims (1)
器と前記演算増幅器の反転入力端子に接続された
抵抗器および前記演算増幅器の出力端子と反転入
力端子との間に接続されたコンデンサとにより構
成される積分器と、前記第１増幅器と前記抵抗器
との間に接続され積分サイクル時にのみ閉じる第
１スイツチと、前記積分器の出力信号を受信する
第２増幅器と、オートゼロ・サイクル時およびリ
セツト・サイクル時においてのみ前記第２増幅器
の出力端子と前記演算増幅器の反転入力端子を実
質上短絡する第２スイツチと、オートゼロ・サイ
クル時において前記第１，第２増幅器の出力信号
の差信号をホールドし、ホールドした信号を前記
第１増幅器の入力端子に出力するホールド手段と
から成る積分装置。1. A first amplifier that derives an input signal, an operational amplifier, a resistor connected to an inverting input terminal of the operational amplifier, and a capacitor connected between an output terminal and an inverting input terminal of the operational amplifier. a first switch connected between the first amplifier and the resistor that closes only during an integration cycle; a second amplifier that receives the output signal of the integrator; a second switch that substantially shorts the output terminal of the second amplifier and the inverting input terminal of the operational amplifier only during a cycle; and a second switch that holds a difference signal between the output signals of the first and second amplifiers during an auto-zero cycle; and a hold means for outputting the held signal to an input terminal of the first amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14654080A JPS5771076A (en) | 1980-10-20 | 1980-10-20 | Integration device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14654080A JPS5771076A (en) | 1980-10-20 | 1980-10-20 | Integration device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5771076A JPS5771076A (en) | 1982-05-01 |
| JPS6152515B2 true JPS6152515B2 (en) | 1986-11-13 |
Family
ID=15409954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14654080A Granted JPS5771076A (en) | 1980-10-20 | 1980-10-20 | Integration device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5771076A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359729U (en) * | 1986-10-08 | 1988-04-21 |
-
1980
- 1980-10-20 JP JP14654080A patent/JPS5771076A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359729U (en) * | 1986-10-08 | 1988-04-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5771076A (en) | 1982-05-01 |
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