JPS6152585B2 - - Google Patents
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- JPS6152585B2 JPS6152585B2 JP54072903A JP7290379A JPS6152585B2 JP S6152585 B2 JPS6152585 B2 JP S6152585B2 JP 54072903 A JP54072903 A JP 54072903A JP 7290379 A JP7290379 A JP 7290379A JP S6152585 B2 JPS6152585 B2 JP S6152585B2
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- Japan
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/148—Cathode regions of thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に埋込形ゲート
構造を有する半導体制御素子の埋込形ゲート部の
パターンの改良に関するものである。
構造を有する半導体制御素子の埋込形ゲート部の
パターンの改良に関するものである。
埋込形ゲートP++層を有するゲートターンオ
フ・サイリスタ（GTO）の従来構造について
は、その断面形状が低抵抗埋込P++層のパターン
形状の異なることを除いて本発明に係る第１図と
同様であるので、第１図を用いて説明するとP2ベ
ース層はP′2層とP++層とP″2層の３層からなつて
おり、P++層は第２図に示すように櫛形パターン
（斜線部分）であり、この櫛形パターンのP++層
１４がP′2層内に埋込まれ、これらの表面をP″2層
でおおつた構造となつている。P″2層表面にはN2
層が形成される。P++層の一部２から電極を取出
すためにP″2層の一部をP++層に達する堀込部１
３を設け、この部分２の表面に補助ゲート電極Ｇ
Rを接着する。また点弧（オン）用ゲート電極ＧO
に近接したN2層の一部には点弧状態を加速する
ための堀込部１２が設けられ、他のN2層表面に
はカソード電極Ｋが接着されている。一方のP1層
表面にはアノード電極Ａが設けられている。
フ・サイリスタ（GTO）の従来構造について
は、その断面形状が低抵抗埋込P++層のパターン
形状の異なることを除いて本発明に係る第１図と
同様であるので、第１図を用いて説明するとP2ベ
ース層はP′2層とP++層とP″2層の３層からなつて
おり、P++層は第２図に示すように櫛形パターン
（斜線部分）であり、この櫛形パターンのP++層
１４がP′2層内に埋込まれ、これらの表面をP″2層
でおおつた構造となつている。P″2層表面にはN2
層が形成される。P++層の一部２から電極を取出
すためにP″2層の一部をP++層に達する堀込部１
３を設け、この部分２の表面に補助ゲート電極Ｇ
Rを接着する。また点弧（オン）用ゲート電極ＧO
に近接したN2層の一部には点弧状態を加速する
ための堀込部１２が設けられ、他のN2層表面に
はカソード電極Ｋが接着されている。一方のP1層
表面にはアノード電極Ａが設けられている。
このように構成した従来構造の第１図におい
て、P++層のパターン形状を第２図の如くした構
造のGTOが用いられており、この従来構造の
GTOの動作については、アノード電極Ａとカソ
ード電極Ｋ間にアノード電極Ａ側を正とした電圧
が印加された状態で、電源３、抵抗４、スイツチ
５によりカソード電極Ｋとゲート電極G0間に
P2N2接合を順バイアスする方向に電流を流すこ
とにより、GTOは阻止状態から導通状態に移行
し電流を流す。この状態から阻止状態に移行する
ために電源６、スイツチ７によりカソード電極Ｋ
と補助ゲート電極ＧR間にP2N2接合を逆バイアス
する方向に電圧を印加してそれ迄流れていた電流
（順電流）の20〜50％の電流を低抵抗埋込P++層
から補助ゲート電極ＧR側に掃引すると、アノー
ド電極Ａとカソード電極Ｋ間に流れていた電流は
短時間にＯに移行し、阻止状態になる。
て、P++層のパターン形状を第２図の如くした構
造のGTOが用いられており、この従来構造の
GTOの動作については、アノード電極Ａとカソ
ード電極Ｋ間にアノード電極Ａ側を正とした電圧
が印加された状態で、電源３、抵抗４、スイツチ
５によりカソード電極Ｋとゲート電極G0間に
P2N2接合を順バイアスする方向に電流を流すこ
とにより、GTOは阻止状態から導通状態に移行
し電流を流す。この状態から阻止状態に移行する
ために電源６、スイツチ７によりカソード電極Ｋ
と補助ゲート電極ＧR間にP2N2接合を逆バイアス
する方向に電圧を印加してそれ迄流れていた電流
（順電流）の20〜50％の電流を低抵抗埋込P++層
から補助ゲート電極ＧR側に掃引すると、アノー
ド電極Ａとカソード電極Ｋ間に流れていた電流は
短時間にＯに移行し、阻止状態になる。
低抵抗埋込P++層は前記オフ状態への移行を容
易にするために第２図に示した如く、カソード
N2層に対して一様な配置にした櫛形形状などが
採用されているが、低抵抗埋込P++層はアノード
電極Ａとカソード電極Ｋ間に流れる電流の導通を
本質的に阻害する方向に働くため、特にゲート点
弧初期での導通領域に問題が生ずる。
易にするために第２図に示した如く、カソード
N2層に対して一様な配置にした櫛形形状などが
採用されているが、低抵抗埋込P++層はアノード
電極Ａとカソード電極Ｋ間に流れる電流の導通を
本質的に阻害する方向に働くため、特にゲート点
弧初期での導通領域に問題が生ずる。
この事を第２図で詳説すると、ゲート電極G0
でオンさせる点弧初期時にカソードN2層のゲー
ト電極G0に近い側の一辺長全域が同時に点弧
し、そこから全域に導通域が広がれば問題ない
が、通常のGTOでは接合部（P2N2接合など）の
不均一性が原因して全域を同時点弧させる事はむ
づかしい。GTOでは特にオフ機能を重視するた
めにオン感度が悪くなり、前記問題点が重要とな
る。第２図においても、もしＢ点のみが点弧した
場合を考えると、低抵抗埋込P++層がない場合に
はＢ点からカソード全域に導通域は広がるが、
P++層があるため広がりはＣ方向に限定され、横
方向Ｄ，Ｅ側には広がりが悪くなり、最悪状態で
は方向ＣのP++層に囲まれた部分の小域にのみ電
流が集中し、過電流状態になり、熱的に破壊する
ことになる。横方向Ｄ，Ｅへの広がりは低抵抗埋
込P++層の幅を狭くすればよいが、こうするとこ
の埋込P++層の抵抗が増加し、オフ機能に問題が
生じる。
でオンさせる点弧初期時にカソードN2層のゲー
ト電極G0に近い側の一辺長全域が同時に点弧
し、そこから全域に導通域が広がれば問題ない
が、通常のGTOでは接合部（P2N2接合など）の
不均一性が原因して全域を同時点弧させる事はむ
づかしい。GTOでは特にオフ機能を重視するた
めにオン感度が悪くなり、前記問題点が重要とな
る。第２図においても、もしＢ点のみが点弧した
場合を考えると、低抵抗埋込P++層がない場合に
はＢ点からカソード全域に導通域は広がるが、
P++層があるため広がりはＣ方向に限定され、横
方向Ｄ，Ｅ側には広がりが悪くなり、最悪状態で
は方向ＣのP++層に囲まれた部分の小域にのみ電
流が集中し、過電流状態になり、熱的に破壊する
ことになる。横方向Ｄ，Ｅへの広がりは低抵抗埋
込P++層の幅を狭くすればよいが、こうするとこ
の埋込P++層の抵抗が増加し、オフ機能に問題が
生じる。
本発明は、このような従来の問題点を解決する
ために、低抵抗埋込P++層のパターン形状を改良
し、ゲート点弧時の導通領域の広がりを効果的に
した半導体装置を提供しようとするもので、以下
実施例を用いて説明する。
ために、低抵抗埋込P++層のパターン形状を改良
し、ゲート点弧時の導通領域の広がりを効果的に
した半導体装置を提供しようとするもので、以下
実施例を用いて説明する。
第１図は本発明による半導体装置の一実施例を
示す縦断面図、第３図ａは第１図の要部縦断面
図、第３図ｂは第３図ａに対応させて第１図の低
抵抗埋込P++層のパターン形状と配置を示す平面
図である。
示す縦断面図、第３図ａは第１図の要部縦断面
図、第３図ｂは第３図ａに対応させて第１図の低
抵抗埋込P++層のパターン形状と配置を示す平面
図である。
第１図の構成について説明すると、Ｎ形の比抵
抗50Ω−cm、厚さ350μｍのシリコン（Si）ウエ
ーハの片面は鏡面研磨し、その両面から通常の熱
拡散法によりカリウムを表面濃度５×1017
（atom／cm3）で深さ40μｍ拡散してP1N1P′2層を
形成する。ここで、鏡面研磨した側にはP′2層を
形成し、鏡面研磨しない側にはP1層を形成するも
のとする。次に鏡面研磨した側のP′2層表面側に
酸化膜を使つた選択拡散法によりボロンを表面濃
度１×1020（atom／cm3）、深さ10μｍ拡散して第
３図ｂに示した櫛形パターンの低抵抗埋込P++層
を作る。この櫛形パターンの埋込P++層は点弧指
令を加える側で複数に分割して、ここでは２分割
して幅狭にしてある。更にこの埋込P++層の表面
にエピタキシヤル法によつて比抵抗１５Ω−cmの
Ｐ形層であるP″2層を25μｍ成長させてP++層を
P″2層下に埋込む。更に従来の選択拡散技術によ
り、りんを表面濃度１×1020（atom／cm3）、深さ
15μｍ拡散してN2層をる。低抵抗埋込P++層１４
の幅は第３図ｂに示すように幅広部１５の幅t1が
250μｍ、幅狭部１０，１１の幅t2が50μｍで、
埋込部の無い導通域の幅広部１６の幅t3が250μ
ｍ、幅狭部９の幅t4が150μｍとした。この埋込
パターンの分割部８の長さは2.0mmとし、この部
分の一部８１が対向するカソード電極Ｋが重なる
様に配置する。また領域８２に対向するN2層に
点弧状態を加速するための堀込部１２を設けてい
る。また前述したようにP″2層の一部にP++層に
達する堀込部１３を設け、この部分２の表面に補
助ゲート電極ＧRを接着する。また堀込部１２を
除いた他のN2層表面にはカソード電極Ｋを接着
する。。一方のP1層表面にはアノード電極Ａを設
ける。またP″2面にオン用ゲート電極ＧOが接着さ
れ、オン用ゲート電極ＧOとカソード電極Ｋ間に
は電源３と抵抗４とスイツチ５がP2N2接合を順
バイアスする方向に直列に接続される。また補助
ゲート電極ＧRとカソード電極Ｋ間に電源６とス
イツチ７とが直列接続される。なお１７はカソー
ド電極取出端子、１８はアノード電極取出端子で
ある。
抗50Ω−cm、厚さ350μｍのシリコン（Si）ウエ
ーハの片面は鏡面研磨し、その両面から通常の熱
拡散法によりカリウムを表面濃度５×1017
（atom／cm3）で深さ40μｍ拡散してP1N1P′2層を
形成する。ここで、鏡面研磨した側にはP′2層を
形成し、鏡面研磨しない側にはP1層を形成するも
のとする。次に鏡面研磨した側のP′2層表面側に
酸化膜を使つた選択拡散法によりボロンを表面濃
度１×1020（atom／cm3）、深さ10μｍ拡散して第
３図ｂに示した櫛形パターンの低抵抗埋込P++層
を作る。この櫛形パターンの埋込P++層は点弧指
令を加える側で複数に分割して、ここでは２分割
して幅狭にしてある。更にこの埋込P++層の表面
にエピタキシヤル法によつて比抵抗１５Ω−cmの
Ｐ形層であるP″2層を25μｍ成長させてP++層を
P″2層下に埋込む。更に従来の選択拡散技術によ
り、りんを表面濃度１×1020（atom／cm3）、深さ
15μｍ拡散してN2層をる。低抵抗埋込P++層１４
の幅は第３図ｂに示すように幅広部１５の幅t1が
250μｍ、幅狭部１０，１１の幅t2が50μｍで、
埋込部の無い導通域の幅広部１６の幅t3が250μ
ｍ、幅狭部９の幅t4が150μｍとした。この埋込
パターンの分割部８の長さは2.0mmとし、この部
分の一部８１が対向するカソード電極Ｋが重なる
様に配置する。また領域８２に対向するN2層に
点弧状態を加速するための堀込部１２を設けてい
る。また前述したようにP″2層の一部にP++層に
達する堀込部１３を設け、この部分２の表面に補
助ゲート電極ＧRを接着する。また堀込部１２を
除いた他のN2層表面にはカソード電極Ｋを接着
する。。一方のP1層表面にはアノード電極Ａを設
ける。またP″2面にオン用ゲート電極ＧOが接着さ
れ、オン用ゲート電極ＧOとカソード電極Ｋ間に
は電源３と抵抗４とスイツチ５がP2N2接合を順
バイアスする方向に直列に接続される。また補助
ゲート電極ＧRとカソード電極Ｋ間に電源６とス
イツチ７とが直列接続される。なお１７はカソー
ド電極取出端子、１８はアノード電極取出端子で
ある。
このように構成された半導体装置の動作につい
て説明すると、前述したと同様にしてオン用ゲー
ト電極G0にオン指令パルスを加えると先ずP2層
からN2層にゲート電極G0に近い部分１９（第３
図ａ）から電流が流れるが、横方向的には電極
G0に対向したカソードN2層全周辺に流れれば問
題ないが、最悪の場合Ｂ点のみが点弧し、ゲート
電極G0に近い部分１９の電流がこの部分にのみ
流れ始める。Ｂ点からＣ方向への広がりが最も早
いが、P++層の幅狭部１０，１１が幅狭のためＣ
方向より僅か遅れてＤ方向、Ｅ方向にも電流が流
れ始め導通域が広がり、Ｂ点から全域に導通面が
広がることがわかつた。この場合埋込P++層の幅
狭部１０，１１の許容寸法t2について実験した結
果50〜100μｍにすれば実用上問題のないことが
わかつた。
て説明すると、前述したと同様にしてオン用ゲー
ト電極G0にオン指令パルスを加えると先ずP2層
からN2層にゲート電極G0に近い部分１９（第３
図ａ）から電流が流れるが、横方向的には電極
G0に対向したカソードN2層全周辺に流れれば問
題ないが、最悪の場合Ｂ点のみが点弧し、ゲート
電極G0に近い部分１９の電流がこの部分にのみ
流れ始める。Ｂ点からＣ方向への広がりが最も早
いが、P++層の幅狭部１０，１１が幅狭のためＣ
方向より僅か遅れてＤ方向、Ｅ方向にも電流が流
れ始め導通域が広がり、Ｂ点から全域に導通面が
広がることがわかつた。この場合埋込P++層の幅
狭部１０，１１の許容寸法t2について実験した結
果50〜100μｍにすれば実用上問題のないことが
わかつた。
なお本実施例においては、低抵抗埋込P++層１
４の点弧指令を加える側で２分割にして幅狭部１
０，１１を構成しているけれども、本発明はこれ
に限定されることなく、この２分割に代つて、低
抵抗埋込P++層１４の櫛形パターンの各歯部の点
弧指令を加える側を第５図、第６図のようにして
もよい。なお第５図、第６図において、櫛形パタ
ーンの幅狭部の幅t6，t7は50〜100μｍが実験の結
果好ましいことがわかつた。
４の点弧指令を加える側で２分割にして幅狭部１
０，１１を構成しているけれども、本発明はこれ
に限定されることなく、この２分割に代つて、低
抵抗埋込P++層１４の櫛形パターンの各歯部の点
弧指令を加える側を第５図、第６図のようにして
もよい。なお第５図、第６図において、櫛形パタ
ーンの幅狭部の幅t6，t7は50〜100μｍが実験の結
果好ましいことがわかつた。
また本実施例第１図においては、低抵抗埋込
P++層のパターン形状を櫛形パターン形状とし、
その点弧指令を加える側を複数に分割してここで
は２分割しているけれども、本発明はこれに限定
されることなく、たとえば、第４図に示すように
前記櫛形パターンの点弧指令を加える側の分割部
８に近い部分で各歯部を互いに連結する幅狭の連
結部２０を設けてもよく、これにより第３図ｂに
示した電流の広がり方向Ｃを抑制し、Ｄ，Ｅ方向
への電流の広がりを促進するようにしてもよい。
なお、第４図において、連結部２０の幅t5は50〜
100μｍが適していることを実験的に求めた。
P++層のパターン形状を櫛形パターン形状とし、
その点弧指令を加える側を複数に分割してここで
は２分割しているけれども、本発明はこれに限定
されることなく、たとえば、第４図に示すように
前記櫛形パターンの点弧指令を加える側の分割部
８に近い部分で各歯部を互いに連結する幅狭の連
結部２０を設けてもよく、これにより第３図ｂに
示した電流の広がり方向Ｃを抑制し、Ｄ，Ｅ方向
への電流の広がりを促進するようにしてもよい。
なお、第４図において、連結部２０の幅t5は50〜
100μｍが適していることを実験的に求めた。
また本実施例においてはGTOを例にとつて言
及したけれども、本発明はこれに限定されること
なく、例えば通常のサイリスタ、あるいはゲート
に逆バイアスを加えてターンオフ時間の短縮化を
助勢する構造のサイリスタ（ゲートアシステツド
オフ・サイリスタ）などにも適用できる。
及したけれども、本発明はこれに限定されること
なく、例えば通常のサイリスタ、あるいはゲート
に逆バイアスを加えてターンオフ時間の短縮化を
助勢する構造のサイリスタ（ゲートアシステツド
オフ・サイリスタ）などにも適用できる。
また本発明にかかる埋込層のパターン形状は、
説明では直線的に入り組んだ、いわゆる櫛形形状
で説明したが、これに限定されるものではなく、
低抵抗埋込層の形状（歯部形状）が曲線状をなし
ていてもよく、各種変更が考えられる事はいうま
でもない。
説明では直線的に入り組んだ、いわゆる櫛形形状
で説明したが、これに限定されるものではなく、
低抵抗埋込層の形状（歯部形状）が曲線状をなし
ていてもよく、各種変更が考えられる事はいうま
でもない。
上述したように本発明による半導体装置を用い
れば、ゲートにより初期点弧する領域の低抵抗埋
込P++層の幅を、主導通域に対して狭くしたこと
により、横方向Ｄ，Ｅへの点弧域の広がりを容易
にし、従つてカソード全域を短時間に導通状態に
移行させることができ、このためdi／dt耐量が高
くなり、かつ電流容量が大きくでき、特に微小ゲ
ート電流で点弧させても導通域は大きいゲート電
流で点弧させたと同様の広がり領域を確保でき
る。
れば、ゲートにより初期点弧する領域の低抵抗埋
込P++層の幅を、主導通域に対して狭くしたこと
により、横方向Ｄ，Ｅへの点弧域の広がりを容易
にし、従つてカソード全域を短時間に導通状態に
移行させることができ、このためdi／dt耐量が高
くなり、かつ電流容量が大きくでき、特に微小ゲ
ート電流で点弧させても導通域は大きいゲート電
流で点弧させたと同様の広がり領域を確保でき
る。
第１図は本発明による半導体装置の一実施例を
示す縦断面図、第２図は第１図の低抵抗埋込P++
層に相当する従来の埋込P++層のパターン形状と
配置を示す平面図、第３図ａは第１図の要部縦断
面図、第３図ｂは第３図ａと対応させて低抵抗埋
込P++のパターン形状を示す平面図、第４図，第
５図，第６図は夫々第１図の低抵抗埋込P++層の
パターン形状の他の実施例を示す平面図であつ
て、図中Ａはアノード電極、Ｋはカソード電極、
G0はオン用ゲート電極、ＧRは補助ゲート電極、
３，６は電源、４は抵抗、５，７はスイツチ、８
は分割部、９，１０，１１は幅狭部、１２，１３
は堀込部、１４は低抵抗埋込P++層、１５，１６
は幅広部、１９はゲート電極G0に近い部分、２
０は連結部を示す。
示す縦断面図、第２図は第１図の低抵抗埋込P++
層に相当する従来の埋込P++層のパターン形状と
配置を示す平面図、第３図ａは第１図の要部縦断
面図、第３図ｂは第３図ａと対応させて低抵抗埋
込P++のパターン形状を示す平面図、第４図，第
５図，第６図は夫々第１図の低抵抗埋込P++層の
パターン形状の他の実施例を示す平面図であつ
て、図中Ａはアノード電極、Ｋはカソード電極、
G0はオン用ゲート電極、ＧRは補助ゲート電極、
３，６は電源、４は抵抗、５，７はスイツチ、８
は分割部、９，１０，１１は幅狭部、１２，１３
は堀込部、１４は低抵抗埋込P++層、１５，１６
は幅広部、１９はゲート電極G0に近い部分、２
０は連結部を示す。
Claims (1)
- 【特許請求の範囲】 １ 少なくともベース領域に埋込んだ櫛形歯状パ
ターン形状の低抵抗埋込層を用いて導通状態にす
るか、あるいは導通、不導通にさせるようにした
半導体制御素子において、前記低抵抗埋込層の櫛
形歯状パターンの幅を点弧指令を加える側で幅狭
にしたことを特徴とする半導体装置。 ２ 低抵抗埋込層の櫛形歯状パターンの点弧指令
を加える側の幅狭にした部分の幅を50〜100μｍ
にしたことを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３ 低抵抗埋込層の櫛形歯状パターンの点弧指令
を加える側を複数に分割して幅狭にしたことを特
徴とする特許請求の範囲第１項記載の半導体装
置。 ４ 低抵抗理込層の櫛形歯状パターンの点弧指令
を加える側を複数に分割して幅狭にした各部分の
幅を50〜100μｍにしたことを特徴とする特許請
求の範囲第３項記載の半導体装置。 ５ 少なくともベース領域に埋込んだ櫛形歯状パ
ターン形状の低抵抗埋込層を用いて導通状態にす
るか、あるいは導通、不導通にさせるようにした
半導体制御素子において、前記低抵抗埋込層の櫛
形状歯状パターンの点弧指令を加える側を幅狭に
すると共に前記櫛形歯状パターンの歯部に相当す
る各部の点弧指令を加える側に近い部分を互に連
結してなることを特徴とする半導体装置。 ６ 低抵抗埋込層の櫛形歯状パターンの点弧指令
を加える側を複数に分割して幅狭にしたことを特
徴とする特許請求の範囲第５項記載の半導体装
置。 ７ 低抵抗埋込層の櫛形歯状パターンの点弧指令
を加える側を複数に分割して幅狭にした各部分の
幅を50〜100μｍとするとともに前記櫛形歯状パ
ターンの各歯部を連結している連結部の幅を50〜
100μｍとしたことを特徴とする特許請求の範囲
第６項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7290379A JPS55165676A (en) | 1979-06-09 | 1979-06-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7290379A JPS55165676A (en) | 1979-06-09 | 1979-06-09 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55165676A JPS55165676A (en) | 1980-12-24 |
| JPS6152585B2 true JPS6152585B2 (ja) | 1986-11-13 |
Family
ID=13502763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7290379A Granted JPS55165676A (en) | 1979-06-09 | 1979-06-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55165676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127021U (ja) * | 1990-04-02 | 1991-12-20 |
-
1979
- 1979-06-09 JP JP7290379A patent/JPS55165676A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127021U (ja) * | 1990-04-02 | 1991-12-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55165676A (en) | 1980-12-24 |
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