JPS6155285B2 - - Google Patents
Info
- Publication number
- JPS6155285B2 JPS6155285B2 JP56207667A JP20766781A JPS6155285B2 JP S6155285 B2 JPS6155285 B2 JP S6155285B2 JP 56207667 A JP56207667 A JP 56207667A JP 20766781 A JP20766781 A JP 20766781A JP S6155285 B2 JPS6155285 B2 JP S6155285B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- collector
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000003321 amplification Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はきわめて低い電源電圧のもとで安定に
動作するカレントミラー回路を提供するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a current mirror circuit that operates stably under extremely low power supply voltage.
第1図は従来よりよく知られているカレントミ
ラー回路の回路結線図を示したものである。第1
図において、入力端子Xを介してトランジスタ1
のコレクタ側から基準電流が供給され、トランジ
スタ2のコレクタから出力端子Yを介して基準電
流に比例した出力電流を取り出す様に構成されて
いる。 FIG. 1 shows a circuit connection diagram of a conventionally well-known current mirror circuit. 1st
In the figure, transistor 1 is connected via input terminal
A reference current is supplied from the collector side of the transistor 2, and an output current proportional to the reference current is taken out from the collector of the transistor 2 via an output terminal Y.
ところで、第1図において、トランジスタ3は
入力電流と出力電流のマツチングを出来る限り向
上させる目的で用いられている。例えば前記トラ
ンジスタ3を用いない場合にはトランジスタ1の
ベースとコレクタを接続することによつて、最も
一般的なカレントミラー回路が構成出来る訳であ
るが、その場合には基準入力電流の一部がトラン
ジスタ1およびトランジスタ2のベース電流とな
つてしまい、前記トランジスタ2の直流電流増幅
率をβ2、入力電流をIxとしたとき、出力電流Iy
は次式で与えられる。 By the way, in FIG. 1, the transistor 3 is used for the purpose of improving the matching of input current and output current as much as possible. For example, when the transistor 3 is not used, the most common current mirror circuit can be constructed by connecting the base and collector of the transistor 1, but in that case, part of the reference input current is This becomes the base current of transistor 1 and transistor 2, and when the DC current amplification factor of transistor 2 is β 2 and the input current is Ix, the output current Iy
is given by the following equation.
いま仮にβ2を10、Ixを100μAとすると、
出力電流Iyは約83μAとなり、入出力のマツチン
グが不充分であるだけでなく、入力電流と出力電
流の比率がトランジスタの直流電流増幅率に左右
されるので、精密さを要求される場合にはトラン
ジスタ3は不可欠であつた。 Now suppose β2 is 10 and Ix is 100μA,
The output current Iy is approximately 83 μA, and not only is the input/output matching insufficient, but the ratio of input current to output current depends on the DC current amplification factor of the transistor, so if precision is required, Transistor 3 was essential.
ところが、前記トランジスタ3を用いることに
よつて、プラス側給電端子Bに印加される電流電
圧の下限値が上昇してしまうという問題があつ
た。例えば、トランジスタ1のベースとコレクタ
を接続した形では電流電圧が1V以下になつても
充分に動作するが、トランジスタ3を用いた場合
には電流電圧が1.4Vよりも低くなると、トラン
ジスタ3およびトランジスタ1のベース電流が流
れなくなつてしまうという問題があつた。 However, by using the transistor 3, there is a problem in that the lower limit value of the current voltage applied to the positive power supply terminal B increases. For example, if the base and collector of transistor 1 are connected, it will operate satisfactorily even if the current voltage drops below 1V, but if transistor 3 is used and the current voltage drops below 1.4V, transistor 3 and transistor There was a problem that the base current of No. 1 stopped flowing.
本発明は以上の様な問題を解消するカレントミ
ラー回路を提供せんとするものである。 The present invention aims to provide a current mirror circuit that solves the above-mentioned problems.
第2図は本発明の一実施例に係るカレントミラ
ー回路の回路結線図である。第2図において、ト
ランジスタ1のベースとコレクタが接続され、同
コレクタは基準電流入力端子Xに接続され、同エ
ミツタは抵抗4を介してプラス側給電線路Baに
接続されている。前記トランジスタ1のベースに
はトランジスタ2のベースが接続され、前記トラ
ンジスタ2のエミツタは抵抗5を介してプラス側
給電線路Baに接続され、同コレクタは前記トラ
ンジスタ1,2と相補型のNPN型のトランジス
タ6および7のベースに接続されている。前記ト
ランジスタ6,7のエミツタは、いずれもマイナ
ス側給電線路Caに接続され、前記トランジスタ
2のコレクタとマイナス側給電線路Caの間に
は、ベースとコレクタが接続されたトランジスタ
8が電流バイパス手段として接続されている。 FIG. 2 is a circuit connection diagram of a current mirror circuit according to an embodiment of the present invention. In FIG. 2, the base and collector of a transistor 1 are connected, the collector is connected to a reference current input terminal X, and the emitter is connected via a resistor 4 to a positive feed line Ba. The base of the transistor 1 is connected to the base of the transistor 2, the emitter of the transistor 2 is connected to the positive feed line Ba through the resistor 5, and the collector is connected to an NPN type transistor complementary to the transistors 1 and 2. Connected to the bases of transistors 6 and 7. The emitters of the transistors 6 and 7 are both connected to the negative power supply line Ca, and between the collector of the transistor 2 and the negative power supply line Ca, a transistor 8 whose base and collector are connected serves as a current bypass means. It is connected.
また、前記トランジスタ2のエミツタにはトラ
ンジスタ9のエミツタが接続され、前記トランジ
スタ9のベースは前記トランジスタ6のコレクタ
に接続され、同コレクタは電流出力端子Yに接続
され、前記トランジスタ9のベースとプラス側給
電線路Baの間には抵抗10が接続されている。 Further, the emitter of the transistor 9 is connected to the emitter of the transistor 2, the base of the transistor 9 is connected to the collector of the transistor 6, the collector is connected to the current output terminal Y, and the base of the transistor 9 and the positive A resistor 10 is connected between the side feed lines Ba.
一方、前記トランジスタ7のコレクタにはトラ
ンジスタ11のベースおよびコレクタ、さらには
トランジスタ12のベースが接続され、前記トラ
ンジスタ11,12のエミツタはいずれもプラス
側給電線路Baに接続され、前記トランジスタ1
2のコレクタは電流出力端子Yに接続されてい
る。 On the other hand, the base and collector of a transistor 11 and the base of a transistor 12 are connected to the collector of the transistor 7, and the emitters of the transistors 11 and 12 are both connected to the positive power supply line Ba.
The collector of No. 2 is connected to the current output terminal Y.
さて、第2図の回路において、抵抗4,5,1
0の抵抗値がそれぞれR4,R5,R10であり、トラ
ンジスタ1,2,9,11,12の直流電流増幅
率がいずれもβpで、トランジスタ6,7,8の
直流電流増幅率がいずれもβnであり、前記トラ
ンジスタ1,2,6,7,8,9,11,12の
コレクタ電流がそれぞれI1,I2,I6,I7,I8,I9,
I11,I12、ベース・エミツタ間電圧がいずれもVB
Eであつたとすると、基準電流入力端子Xから吸
い込まれる基準電流Ixと、電流出力端子Yから流
し出される出力電流Iyの関係は次の様にして求め
ることが出来る。 Now, in the circuit shown in Figure 2, resistors 4, 5, 1
The resistance values of transistors 0 are R 4 , R 5 , and R 10 , the DC current amplification factors of transistors 1, 2, 9, 11, and 12 are all βp, and the DC current amplification factors of transistors 6, 7, and 8 are All of them are βn, and the collector currents of the transistors 1, 2, 6, 7, 8, 9, 11, and 12 are I 1 , I 2 , I 6 , I 7 , I 8 , I 9 ,
I 11 , I 12 , both base-emitter voltages are V B
E , the relationship between the reference current Ix drawn in from the reference current input terminal X and the output current Iy drawn out from the current output terminal Y can be determined as follows.
Ix=I1(1+1/βp)+I2/βp …(2)
R4I1=R5(I2+I9) …(3)
I2=I8(1+1/βn)+I6/βn+I7/βn
…(4)
抵抗10の抵抗値は充分大きく、トランジスタ
6のコレクタ電流の殆んどがトランジスタ9のベ
ース電流になるものとすると、
I6βp=I9 …(5)
また、
Iy=I9+I12 …(7)
ところで、
I6=I8=I7/2 …(8)
が成立するものとすると、前記(4),(5),(6)式はそ
れぞれ、
I2=I8(1+4/βn) …(9)
I8βp=I9 …(10)
(2),(9)式より
Ix=I1(1+1/βp)+I8/βp(1+4/β
n)…(12)
(3),(9)式より、
R4I1=R5{I8(1+4/βn)+I9} …(13)
(10),(11)式より、
(10),(12)式より
(10),(13)式より
R4I1=R5I9{1+1/βp+4/βpβn}…(16
)
(7),(14)式より、
(15),(16),(17)式より、IyとIxの関係を求め
ると、
(18)式において、例えば、R5=R4,βp=
10,βn=40,Ix=100μAを代入すると、Iyの
値は95μAとなり、第1図においてトランジスタ
1のベース・コレクタ間を短絡した場合に比べて
マツチングが良くなつている。 Ix=I 1 (1+1/βp)+I 2 /βp…(2) R 4 I 1 =R 5 (I 2 +I 9 )…(3) I 2 =I 8 (1+1/βn)+I 6 /βn+I 7 / βn
...(4) Assuming that the resistance value of the resistor 10 is sufficiently large and most of the collector current of the transistor 6 becomes the base current of the transistor 9, I 6 βp=I 9 ...(5) Also, Iy=I 9 +I 12 ...(7) By the way, assuming that I 6 = I 8 = I 7 /2 ...(8) holds true, the above equations (4), (5), and (6) are 2 = I 8 (1+4/βn) …(9) I 8 βp=I 9 …(10) From equations (2) and (9), Ix=I 1 (1+1/βp)+I 8 /βp(1+4/β
n)...(12) From equations (3) and (9), R 4 I 1 = R 5 {I 8 (1+4/βn)+I 9 }...(13) From equations (10) and (11), From equations (10) and (12), From equations (10) and (13), R 4 I 1 = R 5 I 9 {1+1/βp+4/βpβn}…(16
) From equations (7) and (14), From equations (15), (16), and (17), finding the relationship between Iy and Ix, we get In equation (18), for example, R 5 = R 4 , βp=
10, βn=40, and Ix=100 μA, the value of Iy becomes 95 μA, and the matching is better than when the base and collector of transistor 1 are shorted in FIG.
さて、第2図の回路において、例えば抵抗5の
両端に100mVの電圧降下をもたせたとしても、
トランジスタ8のベース・エミツタ間電圧が
0.65V程度であり、トランジスタ2の飽和電圧が
0.2V以下であるから、電源電圧が1Vよりも低く
なつたとしても充分に動作する。 Now, in the circuit shown in Figure 2, even if a voltage drop of 100 mV is created across resistor 5, for example,
The base-emitter voltage of transistor 8 is
It is about 0.65V, and the saturation voltage of transistor 2 is
Since it is 0.2V or less, it can operate satisfactorily even if the power supply voltage is lower than 1V.
ところで、計算例ではトランジスタ7のエミツ
タ電流がトランジスタ8のエミツタ電流の2倍で
あると仮定したが、これは前記トランジスタ7の
エミツタ面積を前記トランジスタ8のエミツタ面
積の2倍にすることによつて容易に実現出来る。 By the way, in the calculation example, it is assumed that the emitter current of transistor 7 is twice that of transistor 8. It can be easily achieved.
また、抵抗10の抵抗値を小さくして、トラン
ジスタ9のベース電流と前記抵抗10に流れる電
流がほぼ同じになる様に設定しても、良好なマツ
チング特性を実現することが出来る。 Further, even if the resistance value of the resistor 10 is made small so that the base current of the transistor 9 and the current flowing through the resistor 10 are approximately the same, good matching characteristics can be achieved.
また、第3図に例示した様に、トランジスタ2
のコレクタとマイナス側給電線路Caの間に電流
バイパス手段としての抵抗13を接続しても第2
図の回路と同等の効果を得ることが出来る。 In addition, as illustrated in FIG. 3, the transistor 2
Even if a resistor 13 is connected as a current bypass means between the collector of the second
The same effect as the circuit shown in the figure can be obtained.
以上の様に本発明のカレントミラー回路は、コ
レクタ側から基準電流が供給され、エミツタが一
方の給電線路に接続された第1のトランジスタ
(前述の実施例の1に相当)と、ベースが前記第
1のトランジスタのベースに接続され、エミツタ
が抵抗5を介して前記給電線路に接続された第2
のトランジスタ(同2に相当)と、前記第1およ
び第2のトランジスタと相補型であつて、ベース
電流が前記第2のトランジスタのコレクタから供
給され、エミツタが他方の給電線路に接続された
第3のトランジスタ(同6に相当)および第4の
トランジスタ(同7に相当)と、エミツタが前記
第2のトランジスタのエミツタに接続され、ベー
ス電流が前記第3のトランジスタのコレクタから
供給される第5のトランジスタ(同9に相当)
と、ベースおよびコレクタに前記第4のトランジ
スタのコレクタ電流が供給され、エミツタが一方
の給電線路に接続された第6のトランジスタ(同
11に相当)と、ベースが前記第6のトランジス
タのベースに接続され、エミツタが前記給電線路
に接続された第7のトランジスタ(同12に相
当)と、前記第2のトランジスタのコレクタと他
方の給電線路の間に接続された電流バイパス手段
(同8または13に相当)を備え、前記第5およ
び前記第7のトランジスタのコレクタ電流を加算
して出力電流としたことを特徴とするもので、給
電線路間にはトランジスタのベース・エミツタ間
接合が1個しか存在しないので低い電源電圧のも
とで、良好なマツチング特性が得られるという大
なる効果を奏するものである。 As described above, the current mirror circuit of the present invention includes a first transistor (corresponding to Embodiment 1 described above) whose collector is supplied with a reference current and whose emitter is connected to one of the feed lines, and whose base is connected to the first transistor (corresponding to Embodiment 1 described above). A second transistor connected to the base of the first transistor and whose emitter is connected to the feed line via a resistor 5.
a transistor (corresponding to No. 2), which is complementary to the first and second transistors, and whose base current is supplied from the collector of the second transistor and whose emitter is connected to the other power supply line. A transistor No. 3 (corresponding to No. 6) and a fourth transistor (corresponding to No. 7), the emitter of which is connected to the emitter of the second transistor, and a base current supplied from the collector of the third transistor. 5 transistor (equivalent to 9)
and a sixth transistor (corresponding to No. 11) whose base and collector are supplied with the collector current of the fourth transistor, whose emitter is connected to one of the feed lines, and whose base is connected to the base of the sixth transistor. a seventh transistor (corresponding to No. 12) connected to the power supply line and whose emitter is connected to the feed line; and a current bypass means (corresponding to No. 8 or No. 13) connected between the collector of the second transistor and the other feed line. ), and the output current is obtained by adding the collector currents of the fifth and seventh transistors, and there is only one base-emitter junction of the transistor between the feed lines. Since it does not exist, it has the great effect of providing good matching characteristics even under a low power supply voltage.
第1図は従来例を示す回路結線図、第2図およ
び第3図はいずれも本発明の実施例に係るカレン
トミラー回路の回路結線図である。
1,2,6,7,8,9,11,12……トラ
ンジスタ、13……抵抗。
FIG. 1 is a circuit connection diagram showing a conventional example, and FIGS. 2 and 3 are both circuit connection diagrams of a current mirror circuit according to an embodiment of the present invention. 1, 2, 6, 7, 8, 9, 11, 12...transistor, 13...resistance.
Claims (1)
タが一方の給電線路に接続された第1のトランジ
スタと、ベースが前記第1のトランジスタのベー
スに接続され、エミツタが抵抗を介して前記給電
線路に接続された第2のトランジスタと、前記第
1および第2のトランジスタと相補型であつて、
ベース電流が前記第2のトランジスタのコレクタ
から供給され、エミツタが他方の給電線路に接続
された第3および第4のトランジスタと、エミツ
タが前記第2のトランジスタのエミツタに接続さ
れ、ベース電流が前記第3のトランジスタのコレ
クタから供給される第5のトランジスタと、ベー
スおよびコレクタに前記第4のトランジスタのコ
レクタ電流が供給され、エミツタが一方の給電線
路に接続された第6のトランジスタと、ベースが
前記第6のトランジスタのベースに接続され、エ
ミツタが前記給電線路に接続された第7のトラン
ジスタと、前記第2のトランジスタのコレクタと
他方の給電線路の間に接続された電流バイパス手
段を備え、前記第5および前記第7のトランジス
タのコレクタ電流を加算して出力電流としたこと
を特徴とするカレントミラー回路。 2 特許請求の範囲第1項の記載において、ベー
スとコレクタが接続された第8のトランジスタに
よつて前記電流バイパス手段を構成したことを特
徴とするカレントミラー回路。 3 特許請求の範囲第1項の記載において、抵抗
素子によつて前記電流バイパス手段を構成したこ
とを特徴とするカレントミラー回路。[Claims] 1. A first transistor to which a reference current is supplied from the collector side and whose emitter is connected to one of the power supply lines, and whose base is connected to the base of the first transistor, and whose emitter is connected to the base of the first transistor through a resistor. a second transistor connected to the power supply line; and a second transistor complementary to the first and second transistors,
third and fourth transistors, the base current of which is supplied from the collector of the second transistor, the emitters of which are connected to the other feed line; the emitters of which are connected to the emitter of the second transistor; a fifth transistor whose base and collector are supplied with the collector current of the fourth transistor and whose emitter is connected to one of the feed lines; a seventh transistor connected to the base of the sixth transistor and having an emitter connected to the power supply line; and a current bypass means connected between the collector of the second transistor and the other power supply line; A current mirror circuit characterized in that the collector currents of the fifth and seventh transistors are added together to obtain an output current. 2. The current mirror circuit according to claim 1, wherein the current bypass means is constituted by an eighth transistor whose base and collector are connected. 3. The current mirror circuit according to claim 1, wherein the current bypass means is constituted by a resistance element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207667A JPS58107706A (en) | 1981-12-21 | 1981-12-21 | Current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207667A JPS58107706A (en) | 1981-12-21 | 1981-12-21 | Current mirror circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107706A JPS58107706A (en) | 1983-06-27 |
| JPS6155285B2 true JPS6155285B2 (en) | 1986-11-27 |
Family
ID=16543557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207667A Granted JPS58107706A (en) | 1981-12-21 | 1981-12-21 | Current mirror circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107706A (en) |
-
1981
- 1981-12-21 JP JP56207667A patent/JPS58107706A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58107706A (en) | 1983-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61230411A (en) | Electric circuit | |
| JPH0473806B2 (en) | ||
| EP0164182A1 (en) | JFET active load input stage | |
| JPH0770935B2 (en) | Differential current amplifier circuit | |
| JPH0682308B2 (en) | Current source circuit layout | |
| EP0110720B1 (en) | Current mirror circuit | |
| JPS6155285B2 (en) | ||
| JPH0624298B2 (en) | Current amplifier circuit | |
| JPS632363B2 (en) | ||
| JP2537235B2 (en) | Constant current circuit | |
| JPH0434567Y2 (en) | ||
| JP2588164B2 (en) | Inverting amplifier | |
| JPH0145766B2 (en) | ||
| JPH0642250Y2 (en) | Negative output voltage stabilized power supply circuit | |
| JPH0413692Y2 (en) | ||
| JPH0474734B2 (en) | ||
| JPH07112135B2 (en) | Current amplifier circuit | |
| JP2550518B2 (en) | FM demodulation circuit | |
| JPH067379Y2 (en) | Reference voltage source circuit | |
| JPH0347010B2 (en) | ||
| JPH0352248B2 (en) | ||
| JPH0744410B2 (en) | Gain control circuit | |
| JPH0828627B2 (en) | Amplifier circuit | |
| JPH032987Y2 (en) | ||
| JPS645369Y2 (en) |