JPS6156548B2 - - Google Patents
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- JPS6156548B2 JPS6156548B2 JP10205180A JP10205180A JPS6156548B2 JP S6156548 B2 JPS6156548 B2 JP S6156548B2 JP 10205180 A JP10205180 A JP 10205180A JP 10205180 A JP10205180 A JP 10205180A JP S6156548 B2 JPS6156548 B2 JP S6156548B2
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- vector
- scalar
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明はベクトルレジスタから、これにセツト
されているスカラを読出すベクトルレジスタのス
カラ読出制御方式に関するもので、特にマスク・
レジスタを使用してこれを読出すようにしたベク
トルレジスタのスカラ読出制御方式に関するもの
である。
されているスカラを読出すベクトルレジスタのス
カラ読出制御方式に関するもので、特にマスク・
レジスタを使用してこれを読出すようにしたベク
トルレジスタのスカラ読出制御方式に関するもの
である。
従来、ベクトルレジスタにセツトされているス
カラを読出す場合、第１図のように命令レジスタ
１にスカラ読出しを指示するOPコード「076」
と、ベクトルレジスタ３の読出しアドレスのセツ
トされているアドレス・レジスタ２のアドレスＫ
と、ベクトルレジスタ３の読取り区分ｊと、読取
つたデータをセツトするスカラ出力レジスタ５の
区分ｉをセツトする。そしていま、この命令レジ
スタにセツトされた値をＫ＝６，ｊ＝４，ｉ＝２
とする。
カラを読出す場合、第１図のように命令レジスタ
１にスカラ読出しを指示するOPコード「076」
と、ベクトルレジスタ３の読出しアドレスのセツ
トされているアドレス・レジスタ２のアドレスＫ
と、ベクトルレジスタ３の読取り区分ｊと、読取
つたデータをセツトするスカラ出力レジスタ５の
区分ｉをセツトする。そしていま、この命令レジ
スタにセツトされた値をＫ＝６，ｊ＝４，ｉ＝２
とする。
(1) まず、上記命令レジスタ１にセツトされたア
ドレスＫ＝６により、アドレス・レジスタ２の
区分A6を読出す。アドレス・レジスタ２は、
例えば６ビツトでベクトルレジスタ３のアクセ
ス先がセツトされている。そして上記区分A6
に「000011」とセツトされていたものとすれ
ば、これによりベクトルレジスタ３のアドレス
領域「000011」がアクセスされ、これがベクト
ル出力レジスタ４にセツトされる。
ドレスＫ＝６により、アドレス・レジスタ２の
区分A6を読出す。アドレス・レジスタ２は、
例えば６ビツトでベクトルレジスタ３のアクセ
ス先がセツトされている。そして上記区分A6
に「000011」とセツトされていたものとすれ
ば、これによりベクトルレジスタ３のアドレス
領域「000011」がアクセスされ、これがベクト
ル出力レジスタ４にセツトされる。
(2) 次に命令レジスタ１にセツトされた読取り区
分ｊ＝４にもとづき、上記ベクトル出力レジス
タ４がアクセスされ、その区分４にセツトされ
たスカラデータが出力される。
分ｊ＝４にもとづき、上記ベクトル出力レジス
タ４がアクセスされ、その区分４にセツトされ
たスカラデータが出力される。
(3) 上記(2)のようにして読取られたスカラデータ
は、命令レジスタ１のセツト区分ｉ＝２によ
り、スカラ出力レジスタ５の区分２にセツトさ
れることになる。
は、命令レジスタ１のセツト区分ｉ＝２によ
り、スカラ出力レジスタ５の区分２にセツトさ
れることになる。
したがつて、必要とするスカラデータをベクト
ルレジスタから取出して、これを指示されたスカ
ラ出力レジスタにセツトするために、まずアドレ
ス・レジスタを読出し、これによりベクトルレジ
スタをアクセスし、さらにこれによりスカラデー
タを選択してこれをスカラ出力レジスタにセツト
するという４段階の制御ステツプを必要とするこ
とになる。そのためにその制御手順が複雑化せざ
るを得ないという問題が存在する。
ルレジスタから取出して、これを指示されたスカ
ラ出力レジスタにセツトするために、まずアドレ
ス・レジスタを読出し、これによりベクトルレジ
スタをアクセスし、さらにこれによりスカラデー
タを選択してこれをスカラ出力レジスタにセツト
するという４段階の制御ステツプを必要とするこ
とになる。そのためにその制御手順が複雑化せざ
るを得ないという問題が存在する。
したがつて本発明は、上記問題点を改善したベ
クトルレジスタのスカラ読出制御方式を提供する
ことを目的とするものであつて、このために本発
明におけるベクトルレジスタのスカラ読出制御方
式では、多数のスカラデータがセツトされている
ベクトルレジスタから特定のスカラデータを選択
的に読出すベクトルレジスタのスカラ読出制御方
式において、スカラデータがセツトされるベクト
ルレジスタと、このベクトルレジスタから選択さ
れたベクトルレジスタ列がセツトされるベクトル
出力レジスタと、マスクデータがセツトされるマ
スクレジスタと、このマスクレジスタから選択さ
れたマスク列がセツトされるマスク出力レジスタ
と、上記マスクデータにより制御されるマスクゲ
ート手段と、出力データがセツトされるスカラ出
力レジスタを設け、上記マスク出力レジスタにセ
ツトされたデータと上記ベクトル出力レジスタに
セツトされたスカラデータを順次読出すようにす
るとともに、このベクトル出力レジスタから順次
読出されたデータを上記マスクレジスタにセツト
されたマスクデータにもとづき出力制御すること
により、ベクトルレジスタから所望の１個のデー
タを選択的に読出し、スカラレジスタにセツトす
るようにしたことを特徴とする。
クトルレジスタのスカラ読出制御方式を提供する
ことを目的とするものであつて、このために本発
明におけるベクトルレジスタのスカラ読出制御方
式では、多数のスカラデータがセツトされている
ベクトルレジスタから特定のスカラデータを選択
的に読出すベクトルレジスタのスカラ読出制御方
式において、スカラデータがセツトされるベクト
ルレジスタと、このベクトルレジスタから選択さ
れたベクトルレジスタ列がセツトされるベクトル
出力レジスタと、マスクデータがセツトされるマ
スクレジスタと、このマスクレジスタから選択さ
れたマスク列がセツトされるマスク出力レジスタ
と、上記マスクデータにより制御されるマスクゲ
ート手段と、出力データがセツトされるスカラ出
力レジスタを設け、上記マスク出力レジスタにセ
ツトされたデータと上記ベクトル出力レジスタに
セツトされたスカラデータを順次読出すようにす
るとともに、このベクトル出力レジスタから順次
読出されたデータを上記マスクレジスタにセツト
されたマスクデータにもとづき出力制御すること
により、ベクトルレジスタから所望の１個のデー
タを選択的に読出し、スカラレジスタにセツトす
るようにしたことを特徴とする。
以下本発明の一実施例を第２図および第３図に
もとづき説明する。
もとづき説明する。
第２図は本発明の一実施例構成を示し、第３図
はそのマスクゲート制御の詳細説明図である。
はそのマスクゲート制御の詳細説明図である。
図中、他と同符号部は同一部分を示し、６はマ
スクレジスタ、７はマスク出力レジスタ、７―０
はマスク読出レジスタ、８はベクトルレジスタ、
９はベクトル出力レジスタ、９―０はスカラ・セ
ツト・レジスタ、１０，１０―０乃至１０―７は
マスクゲート、１１はスカラ出力レジスタ、１１
―０乃至１１―７はスカラ入力セツトレジスタ、
１２はデコーダ、１３―０乃至１３―７はアンド
回路、１４はアドレス・レジスタ、１５はカウン
タである。
スクレジスタ、７はマスク出力レジスタ、７―０
はマスク読出レジスタ、８はベクトルレジスタ、
９はベクトル出力レジスタ、９―０はスカラ・セ
ツト・レジスタ、１０，１０―０乃至１０―７は
マスクゲート、１１はスカラ出力レジスタ、１１
―０乃至１１―７はスカラ入力セツトレジスタ、
１２はデコーダ、１３―０乃至１３―７はアンド
回路、１４はアドレス・レジスタ、１５はカウン
タである。
マスクレジスタ６は、複数のマスク列M0，
M1，M2…M7で構成され、各列は６４の区分に形
成され、これらの区分に１ビツトのマスクが選択
的にセツトされるものである。そして命令レジス
タ１の区分Ｋにもとづき列単位でマスク出力レジ
スタ７に出力される。
M1，M2…M7で構成され、各列は６４の区分に形
成され、これらの区分に１ビツトのマスクが選択
的にセツトされるものである。そして命令レジス
タ１の区分Ｋにもとづき列単位でマスク出力レジ
スタ７に出力される。
ベクトルレジスタ８は複数のベクトルレジスタ
列V0，V1…V7で構成され、各列は６４の区分で
形成され、これらの区分にスカラ・データが選択
的にセツトされるものである。そして命令レジス
タ１の区分ｊにもとづき列単位でベクトル出力レ
ジスタ９に出力される。
列V0，V1…V7で構成され、各列は６４の区分で
形成され、これらの区分にスカラ・データが選択
的にセツトされるものである。そして命令レジス
タ１の区分ｊにもとづき列単位でベクトル出力レ
ジスタ９に出力される。
マスクゲート１０はマスク出力レジスタ７にセ
ツトされたマスクデータにもとづき、オンオフさ
れるゲートであつて、これにもとづきベクトル出
力レジスタ９にセツトされたスカラ・データが選
択的に出力されるものである。なおベクトル出力
レジスタ９にセツトされたスカラ・データがマス
クゲート１０により選択的に出力制御される詳細
構成が第３図に示される。
ツトされたマスクデータにもとづき、オンオフさ
れるゲートであつて、これにもとづきベクトル出
力レジスタ９にセツトされたスカラ・データが選
択的に出力されるものである。なおベクトル出力
レジスタ９にセツトされたスカラ・データがマス
クゲート１０により選択的に出力制御される詳細
構成が第３図に示される。
いま、第２図において命令レジスタ１にスカラ
読出を指示するOPコード「076」とｉ＝２，ｊ＝
４，Ｋ＝６がセツトされたとき、次のような制御
が行なわれる。
読出を指示するOPコード「076」とｉ＝２，ｊ＝
４，Ｋ＝６がセツトされたとき、次のような制御
が行なわれる。
(1)′ 上記命令レジスタ１にセツトされたＫ＝６
により、マスクレジスタ６からマスク列M6が
出力され、マスク出力レジスタ７にセツトされ
る。同時に命令レジスタ１にセツトされたｊ＝
４にもとづきベクトルレジスタ８からベクトル
列V4が出力され、ベクトル出力レジスタ９に
セツトされる。
により、マスクレジスタ６からマスク列M6が
出力され、マスク出力レジスタ７にセツトされ
る。同時に命令レジスタ１にセツトされたｊ＝
４にもとづきベクトルレジスタ８からベクトル
列V4が出力され、ベクトル出力レジスタ９に
セツトされる。
(2)′ 第３図に示すように、このときマスク出力
レジスタ７にセツトされたマスク列M6は、区
分２にのみ「１」がセツトされ、他の区分には
「０」がセツトされている。また命令レジスタ
１にセツトされたｉ＝２はデコーダ１２に印加
され、アンド回路１３―２に対してのみ「１」
を出力し、このアンド回路１３―２をオン状態
にする。
レジスタ７にセツトされたマスク列M6は、区
分２にのみ「１」がセツトされ、他の区分には
「０」がセツトされている。また命令レジスタ
１にセツトされたｉ＝２はデコーダ１２に印加
され、アンド回路１３―２に対してのみ「１」
を出力し、このアンド回路１３―２をオン状態
にする。
(3)′ このとき、アドレス・レジスタ１４には、
初期値０がセツトされ、これによりマスク出力
レジスタ７のアドレス０にセツトされた「０」
がマスク読出レジスタ７―０に出力され、同時
にベクトル出力レジスタ９のアドレス０にセツ
トされたスカラ・データD0がスカラ・セツ
ト・レジスタ９―０に出力される。このとき、
マスク読出レジスタ７―０には、上記の如く
「０」が出力されているので、アンド回路１３
―０乃至１３―７はいずれもオフとなり、各ア
ンド回路１３―０乃至１３―７はいずれも
「０」を出力する。この結果マスクゲート１０
―０乃至１０―７はオフとなるので、上記スカ
ラ・セツト・レジスタ９―０に出力されたスカ
ラ・データD0は、マスクゲート１０―０乃至
１０―７を経由して出力されることはない。
初期値０がセツトされ、これによりマスク出力
レジスタ７のアドレス０にセツトされた「０」
がマスク読出レジスタ７―０に出力され、同時
にベクトル出力レジスタ９のアドレス０にセツ
トされたスカラ・データD0がスカラ・セツ
ト・レジスタ９―０に出力される。このとき、
マスク読出レジスタ７―０には、上記の如く
「０」が出力されているので、アンド回路１３
―０乃至１３―７はいずれもオフとなり、各ア
ンド回路１３―０乃至１３―７はいずれも
「０」を出力する。この結果マスクゲート１０
―０乃至１０―７はオフとなるので、上記スカ
ラ・セツト・レジスタ９―０に出力されたスカ
ラ・データD0は、マスクゲート１０―０乃至
１０―７を経由して出力されることはない。
(4)′ それからカウンタ１５がアドレス・レジス
タ１４にセツトされた値を＋１してこれをアド
レス・レジスタ１４にセツトする。このとき初
期値が０なので、アドレス・レジスタ１４に１
がセツトされ、今度はマスク出力レジスタ７の
アドレス１にセツトされた「０」が、マスク読
出レジスタ７―０に出力され、同時にベクトル
出力レジスタ９のアドレス１にセツトされたス
カラ・データD1が、スカラ・セツト・レジス
タ９―０に出力される。しかしながらこの場合
も、上記マスク読出レジスタ７―０に「０」が
出力され、アンド回路１３―０乃至１３―７が
オフとなり、いずれも「０」を出力し、マスク
ゲート１０―０乃至１０―７をオフとするの
で、記スカラ・データD1もマスクゲート１０
―０乃至１０―７を経由して出力されることは
ない。
タ１４にセツトされた値を＋１してこれをアド
レス・レジスタ１４にセツトする。このとき初
期値が０なので、アドレス・レジスタ１４に１
がセツトされ、今度はマスク出力レジスタ７の
アドレス１にセツトされた「０」が、マスク読
出レジスタ７―０に出力され、同時にベクトル
出力レジスタ９のアドレス１にセツトされたス
カラ・データD1が、スカラ・セツト・レジス
タ９―０に出力される。しかしながらこの場合
も、上記マスク読出レジスタ７―０に「０」が
出力され、アンド回路１３―０乃至１３―７が
オフとなり、いずれも「０」を出力し、マスク
ゲート１０―０乃至１０―７をオフとするの
で、記スカラ・データD1もマスクゲート１０
―０乃至１０―７を経由して出力されることは
ない。
(5)′ 次にカウンタ１５がアドレス・レジスタ１
４にセツトされた値を＋１して、２をアドレ
ス・レジスタ１４にセツトする。これによりベ
クトル出力レジスタ９のアドレス２にセツトさ
れた「１」がマスク読出レジスタ７―０に出力
され、同時にベクトル出力レジスタ９のアドレ
ス２にセツトされたスカラ・データD2がスカ
ラ・セツト・レジスタ９―０に出力されること
になる。そして上記マスク読出レジスタ７―０
にセツトされた「１」がアンド回路１３―０乃
至１３―７に伝達されることになる。このとき
デコーダ１２からアンド回路１３―２に対して
上記の如く「１」が出力され、他のアンド回路
１３―０，１３―１，１３―３乃至１３―７に
は「０」が出力されているので、この結果アン
ド回路１３―２のみがオンとなつて「１」を出
力するが、他のアンド回路１３―０，１３―
１，１３―３乃至１３―７は「０」を出力す
る。そしてアンド回路１３―２から出力された
「１」はマスクゲート１０―２に印加されて、
このマスクゲート１０―２をオンにする。これ
により、スカラ・セツト・レジス９―０に出力
されていたスカラ・データD2がマスクゲート
１０―２を経由してスカラ入力セツト・レジス
タ１１―２にセツトされる。そして、このスカ
ラ入力セツト・レジスタ１１―２に対応するス
カラ出力レジスタ１１の区分２にセツトされる
ことになる。
４にセツトされた値を＋１して、２をアドレ
ス・レジスタ１４にセツトする。これによりベ
クトル出力レジスタ９のアドレス２にセツトさ
れた「１」がマスク読出レジスタ７―０に出力
され、同時にベクトル出力レジスタ９のアドレ
ス２にセツトされたスカラ・データD2がスカ
ラ・セツト・レジスタ９―０に出力されること
になる。そして上記マスク読出レジスタ７―０
にセツトされた「１」がアンド回路１３―０乃
至１３―７に伝達されることになる。このとき
デコーダ１２からアンド回路１３―２に対して
上記の如く「１」が出力され、他のアンド回路
１３―０，１３―１，１３―３乃至１３―７に
は「０」が出力されているので、この結果アン
ド回路１３―２のみがオンとなつて「１」を出
力するが、他のアンド回路１３―０，１３―
１，１３―３乃至１３―７は「０」を出力す
る。そしてアンド回路１３―２から出力された
「１」はマスクゲート１０―２に印加されて、
このマスクゲート１０―２をオンにする。これ
により、スカラ・セツト・レジス９―０に出力
されていたスカラ・データD2がマスクゲート
１０―２を経由してスカラ入力セツト・レジス
タ１１―２にセツトされる。そして、このスカ
ラ入力セツト・レジスタ１１―２に対応するス
カラ出力レジスタ１１の区分２にセツトされる
ことになる。
マスクの肉容としては、上記の場合や、第４図
イに示す如く、出力したいアドレスに対応して、
「１」をセツトし他を「０」にする手段や、第４
図ロに示す如く、出力したいアドレスに対応して
「０」をセツトし他を「１」にする手段や、第４
図ハに示す如く、マスクとして最初の「１」を使
用する手段、また第４図ニに示す如く、最初の
「０」を使用する手段もある。
イに示す如く、出力したいアドレスに対応して、
「１」をセツトし他を「０」にする手段や、第４
図ロに示す如く、出力したいアドレスに対応して
「０」をセツトし他を「１」にする手段や、第４
図ハに示す如く、マスクとして最初の「１」を使
用する手段、また第４図ニに示す如く、最初の
「０」を使用する手段もある。
第４図イに示す如く、出力したいアドレスに対
応して「１」をセツトし他を「０」にする場合に
は、第５図イに示す如きマスクゲート制御部を使
用すればよい。この場合、デコーダからｉに対応
するアンド回路１３―ｉに対して「１」が出力さ
れており、マスク読出レジスタ７―０に「１」が
出力したとき、上記このアンド回路１３―ｉのみ
が「１」を出力し、これに対応するマスクゲート
を制御することになる。また第４図ロに示す如き
マスク情報を使用する場合には、第５図ロに示す
如く、マスク読出しレジスタ７―０の出力回路に
インバータ１６を接続すれば、第５図イに説明し
た場合と同様の制御が行なわれ、マスク続出レジ
スタ７―０に「０」が出力されたときにのみ、ア
ンド回路１３―ｉが「１」を出力する。
応して「１」をセツトし他を「０」にする場合に
は、第５図イに示す如きマスクゲート制御部を使
用すればよい。この場合、デコーダからｉに対応
するアンド回路１３―ｉに対して「１」が出力さ
れており、マスク読出レジスタ７―０に「１」が
出力したとき、上記このアンド回路１３―ｉのみ
が「１」を出力し、これに対応するマスクゲート
を制御することになる。また第４図ロに示す如き
マスク情報を使用する場合には、第５図ロに示す
如く、マスク読出しレジスタ７―０の出力回路に
インバータ１６を接続すれば、第５図イに説明し
た場合と同様の制御が行なわれ、マスク続出レジ
スタ７―０に「０」が出力されたときにのみ、ア
ンド回路１３―ｉが「１」を出力する。
また、第４図ハに示す場合は、第５図ハに示す
如きマスクゲート制御部を使用する。この場合に
は３入力アンド回路を使用し、デコーダ１２から
はｉに対するアンド回路１３―i′に「１」が出力
され、他のアンド回路には「０」が出力されてい
る。そしてマスク読出レジスタ７―０に最初の
「０」がセツトされたとき、アンド回路に対して
はすべて「０」が印加される。マスク読出レジス
タ７―０に次の「０」がセツトされたとき、読出
記憶レジスタ１７には最初マスク読出レジスタ７
―０にセツトされていた「０」がセツトされるの
で、インバータ１８は「１」を出力するが、各ア
ンド回路にはマスク読出レジスタ７―０から
「０」が印加されているので、アンド回路はいず
れもオフ状態である。そしてこのマスク読出レジ
スタ７―０に「０」がセツトされたあとで次に
「１」がセツトされるとき、マスク読出レジスタ
７―０には「１」がセツトされ、かつ読出記憶レ
ジスタ１７には「０」がセツトされてインバータ
１８は「１」を出力するので、これにもとづきア
ンド回路１３―i′が「１」を出力する。以降
「１」が連続的にマスク読出レジスタ７―０に入
力されても、読出記憶レジスタ１７にセツトされ
た「１」によりインバータ１８が「０」を出力す
るので、アンド回路はオフ状態になる。
如きマスクゲート制御部を使用する。この場合に
は３入力アンド回路を使用し、デコーダ１２から
はｉに対するアンド回路１３―i′に「１」が出力
され、他のアンド回路には「０」が出力されてい
る。そしてマスク読出レジスタ７―０に最初の
「０」がセツトされたとき、アンド回路に対して
はすべて「０」が印加される。マスク読出レジス
タ７―０に次の「０」がセツトされたとき、読出
記憶レジスタ１７には最初マスク読出レジスタ７
―０にセツトされていた「０」がセツトされるの
で、インバータ１８は「１」を出力するが、各ア
ンド回路にはマスク読出レジスタ７―０から
「０」が印加されているので、アンド回路はいず
れもオフ状態である。そしてこのマスク読出レジ
スタ７―０に「０」がセツトされたあとで次に
「１」がセツトされるとき、マスク読出レジスタ
７―０には「１」がセツトされ、かつ読出記憶レ
ジスタ１７には「０」がセツトされてインバータ
１８は「１」を出力するので、これにもとづきア
ンド回路１３―i′が「１」を出力する。以降
「１」が連続的にマスク読出レジスタ７―０に入
力されても、読出記憶レジスタ１７にセツトされ
た「１」によりインバータ１８が「０」を出力す
るので、アンド回路はオフ状態になる。
そして第４図ニに示す場合は第５図ニに示す如
きマスクゲート制御部を使用する。この場合も、
３入力アンド回路を使用し、デコーダ１２からは
ｉに対応するアンド回路１３―ｉにのみ「１」が
出力され、他には「０」が出力されている。そし
てマスク読出レジスタ７―０に最初の「１」がセ
ツトされたとき、インバータ１９は「０」を出力
し、アンド回路に対しすべて「０」が印加され
る。マスク読出レジスタ７―０に次の「１」がセ
ツトされたとき、読出記憶レジスタ１７には、最
初にマスク読出レジスタ７―０にセツトされた
「１」によりインバータ１９から出力された
「０」がセツトされるので、インバータ１８は
「１」を出力されるが、上記マスク読出レジスタ
７―０にセツトされた「１」によりインバータ１
９から「０」が出力され、各アンド回路はオフ状
態になる。このようにしてマスク読出レジスタ７
―０に「１」が連続的にセツトされるとき、各ア
ンド回路はオフ状態になる。そしてこのようにマ
スク読出レジスタ７―０に「１」が入力されたあ
とで「０」がこのマスク読出レジスタ７―０に入
力されると、インバータ１９は「１」を出力する
ことになる。このとき、読出記憶レジスタ１７に
は上記の如く「０」がセツトされ、インバータ１
８は「１」を出力しているので、この結果インバ
ータ１８，１９からそれぞれ「１」が出力され、
各アンド回路はオン状態になる。かくしてアンド
回路１３―ｉが「１」を出力することになる。し
かし次に「０」がマスク読出レジスタ７―０に入
力されるとき、読出記憶レジスタ１７にはインバ
ータ１９から出力される「１」がセツトされ、イ
ンバータ１８から「０」が出力され、各アンド回
路はオフ状態になる。このようにして最初の
「０」をマスクとして使用することができる。
きマスクゲート制御部を使用する。この場合も、
３入力アンド回路を使用し、デコーダ１２からは
ｉに対応するアンド回路１３―ｉにのみ「１」が
出力され、他には「０」が出力されている。そし
てマスク読出レジスタ７―０に最初の「１」がセ
ツトされたとき、インバータ１９は「０」を出力
し、アンド回路に対しすべて「０」が印加され
る。マスク読出レジスタ７―０に次の「１」がセ
ツトされたとき、読出記憶レジスタ１７には、最
初にマスク読出レジスタ７―０にセツトされた
「１」によりインバータ１９から出力された
「０」がセツトされるので、インバータ１８は
「１」を出力されるが、上記マスク読出レジスタ
７―０にセツトされた「１」によりインバータ１
９から「０」が出力され、各アンド回路はオフ状
態になる。このようにしてマスク読出レジスタ７
―０に「１」が連続的にセツトされるとき、各ア
ンド回路はオフ状態になる。そしてこのようにマ
スク読出レジスタ７―０に「１」が入力されたあ
とで「０」がこのマスク読出レジスタ７―０に入
力されると、インバータ１９は「１」を出力する
ことになる。このとき、読出記憶レジスタ１７に
は上記の如く「０」がセツトされ、インバータ１
８は「１」を出力しているので、この結果インバ
ータ１８，１９からそれぞれ「１」が出力され、
各アンド回路はオン状態になる。かくしてアンド
回路１３―ｉが「１」を出力することになる。し
かし次に「０」がマスク読出レジスタ７―０に入
力されるとき、読出記憶レジスタ１７にはインバ
ータ１９から出力される「１」がセツトされ、イ
ンバータ１８から「０」が出力され、各アンド回
路はオフ状態になる。このようにして最初の
「０」をマスクとして使用することができる。
以上説明の如く、本発明によればマスクレジス
タを設けて、このマスクレジスタをベクトルレジ
スタと同時に読出すように構成し、しかもこれら
の出力を順次読出すことにより必要とするベクト
ルレジスタからマスク制御により所望の１個のス
カラデータを容易に得ることが可能になる。した
がつて、必要なスカラデータを得るための制御が
従来のものに比較して非常に容易に行なうことが
できる。
タを設けて、このマスクレジスタをベクトルレジ
スタと同時に読出すように構成し、しかもこれら
の出力を順次読出すことにより必要とするベクト
ルレジスタからマスク制御により所望の１個のス
カラデータを容易に得ることが可能になる。した
がつて、必要なスカラデータを得るための制御が
従来のものに比較して非常に容易に行なうことが
できる。
第１図は従来のベクトルレジスタのスカラ読出
制御方式、第２図は本発明の一実施例構成、第３
図はそのマスクゲート制御の詳細説明図、第４図
は各種のマスクの説明図、第５図は第４図のマス
クを使用したときのマスクゲート制御部の説明図
である。 図中、１は命令レジスタ、２はアドレス・レジ
スタ、３はベクトルレジスタ、４はベクトル出力
レジスタ、５はスカラ出力レジスタ、６はマスク
レジスタ、７はマスク出力レジスタ、７―０はマ
スク読出レジスタ、８はベクトルレジスタ、９は
ベクトル出力レジスタ、９―０はスカラ・セツ
ト・レジスタ、１０，１０―０乃至１０―７はマ
スクゲート、１１はスカラ出力レジスタ、１１―
０乃至１１―７はスカラ入力セツトレジスタ、１
２はデコーダ、１３―０乃至１３―７はアンド回
路、１４はアドレス・レジスタ、１５はカウン
タ、１６はインバータ、１７は読出記憶レジス
タ、１８，１９はそれぞれインバータを示す。
制御方式、第２図は本発明の一実施例構成、第３
図はそのマスクゲート制御の詳細説明図、第４図
は各種のマスクの説明図、第５図は第４図のマス
クを使用したときのマスクゲート制御部の説明図
である。 図中、１は命令レジスタ、２はアドレス・レジ
スタ、３はベクトルレジスタ、４はベクトル出力
レジスタ、５はスカラ出力レジスタ、６はマスク
レジスタ、７はマスク出力レジスタ、７―０はマ
スク読出レジスタ、８はベクトルレジスタ、９は
ベクトル出力レジスタ、９―０はスカラ・セツ
ト・レジスタ、１０，１０―０乃至１０―７はマ
スクゲート、１１はスカラ出力レジスタ、１１―
０乃至１１―７はスカラ入力セツトレジスタ、１
２はデコーダ、１３―０乃至１３―７はアンド回
路、１４はアドレス・レジスタ、１５はカウン
タ、１６はインバータ、１７は読出記憶レジス
タ、１８，１９はそれぞれインバータを示す。
Claims (1)
- １ 多数のスカラデータがセツトされているベク
トルレジスタから特定のスカラデータを選択的に
読出すベクトルレジスタのスカラ読出制御方式に
おいて、スカラデータがセツトされるベクトルレ
ジスタと、このベクトルレジスタから選択された
ベクトルレジスタ列がセツトされるベクトル出力
レジスタと、マスクデータがセツトされるマスク
レジスタと、このマスクレジスタから選択された
マスク列がセツトされるマスク出力レジスタと、
上記マスクデータにより制御されるマスクゲート
手段と、出力データがセツトされるスカラ出力レ
ジスタを設け、上記マスク出力レジスタにセツト
されたデータと上記ベクトル出力レジスタにセツ
トされたスカラデータを順次読出すようにすると
ともに、このベクトル出力レジスタから順次読出
されたデータを上記マスクレジスタにセツトされ
たマスクデータにもとづき出力制御することによ
り、ベクトルレジスタから所望の１個のデータを
選択的に読出し、スカラレジスタにセツトするよ
うにしたことを特徴とするベクトルレジスタのス
カラ読出制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205180A JPS5727365A (en) | 1980-07-25 | 1980-07-25 | Scalar readout control system of vector register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205180A JPS5727365A (en) | 1980-07-25 | 1980-07-25 | Scalar readout control system of vector register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5727365A JPS5727365A (en) | 1982-02-13 |
| JPS6156548B2 true JPS6156548B2 (ja) | 1986-12-03 |
Family
ID=14316959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10205180A Granted JPS5727365A (en) | 1980-07-25 | 1980-07-25 | Scalar readout control system of vector register |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5727365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130536U (ja) * | 1990-04-13 | 1991-12-27 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174975A (ja) * | 1983-03-25 | 1984-10-03 | Fujitsu Ltd | レジスタ・アクセス制御方式 |
| JPH04116589U (ja) * | 1991-03-29 | 1992-10-19 | 積水化学工業株式会社 | 障子用組子相互の結合構造とその結合構造に用いる結合部材 |
-
1980
- 1980-07-25 JP JP10205180A patent/JPS5727365A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130536U (ja) * | 1990-04-13 | 1991-12-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5727365A (en) | 1982-02-13 |
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