JPS6156648B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、電界効果トランジスタを有する低電
力、高速度で動作する半導体集積回路に関する。
接合型、シヨツトキ型電界効果トランジスタ（以
後FETと呼ぶ）で論理回路を構成する場合に
も、通常は、回路構成が簡単になるnormally off
（ノーマリ オフ）型のトランジスタが使用され
る。しかし、零ゲートバイアス時、チヤンネルが
完全にピンチオフして遮断状態にあるFETのゲ
ートに順方向電圧を印加して導通状態に変える動
作では、電極間容量が大きくなり易く、またゲー
トに過電流を流さずに加えられる論理電圧振幅が
小さいなどの欠点を有している。

本発明の目的は、ノーマリ・オン型のFETの
ゲートに逆方向電圧が加わるようになし、スイツ
チング時の過剰少数キヤリアの中和の必要がな
く、かつ論理電圧振幅を大きくし得る、高速度半
導体集積回路を提供することである。

以下図面を用いて本発明を詳細に説明する。

第１図に、FETのゲートが逆方向電圧で動作
し、次段と直結できる基本回路構成例を示す。

第１図は２入力のNOR、ORゲートを同時に含
む回路構成例である。第１図ａは、ｎチヤンネル
FETが３個（T₁，T₂，T₃）、ＰチヤンネルFET
が２個（T₄，T₅）用いられ、正電圧電源Ｖ_D1と負
電圧電源Ｖ_D2が用いられている。他に抵抗が５個
（R₁〜R₅）組み込まれている。一方、第１図ｂで
は、ｎチヤンネルFET2個（T₆，T₇）、ｐチヤン
ネルFET （T₈，T₉）、抵抗４個（R₆〜R₉）、正
電圧電源Ｖ_D1及び負電圧電源Ｖ_D2が用いられてい
る。ここで使用されるFETは、すべてノーマ
リ・オン型のFETである。Vref発生回路は図示
されていないが、バイポーラトランジスタを用い
たECL（Emitter Coupled Logic）などに使われ
るような構成で容易に構成できる。第１図ｂを例
にとつて動作を説明する。たとえば、Ｖ_D1＝＋
5V、Ｖ_D2＝−5Vとする。論理レベルの高レベル
Ｖ_Hをたとえば−2V、低レベルＶ_Lを−5Vとす
る。FET T₆，T₇に入力が入らない場合、すなわ
ち、Ａ，ＢがいずれもレベルＶ_Lにある場合、
T₆，T₇はいずれも遮断状態にある。FET T₈の
ゲートは、接地点電位にあるから、T₈は導通状
態にあり、T₉のVrefはその遮断状態にあるよう
に設定する。T₈は導通、T₉は遮断であるから、
抵抗値を所望の値に設定して、NOR出力端子電
圧−2V、OR出力端子電圧−5Vとすることができ
る。Ａ，Ｂいずれかもしくは両者に入力があると
（ＡまたはＢもしくは両者がＶ_H＝−2Vになる）、
T₆，T₇のいずれかもしくは両者が導通し、T₈の
ゲートバイアスが正で深くなるから（逆バイアス
で深くなる）、T₈は遮断される。このときT₉が、
導通状態に変るようにVrefは設定されている。
このときNOR出力端子電圧は−5Vに、OR出力端
子電圧は−2Vに変化する。このように、入力、
出力の電圧値を一致させることができるから、こ
の基本回路構成のものは次段との直結が行え、こ
の例では論理電圧振幅が3V取れている。スイツ
チングに寄与するすべてのFETのゲートはすべ
て逆方向電圧でのスイツチングになつており、電
極間容量は小さくしかも少数キヤリア注入は全く
起らないから、スイツチング時の入・出力回路に
よる過剰少数キヤリアの中和の必要がなく、
FETの特性がそのまま動作に現われてきた、高
速度の動作を行う。第１図ａの動作も殆んど同様
である。

第１図は基本回路の中にNOR、ORゲートを同
時に含む回路形式になつているが、必ずしも両者
を含むことが常に必要なわけではない。NORゲ
ート、ORゲートだけの場合の２入力の場合の基
本回路構成例を第２図ａ，ｂに示す。T₁₀，T₁₁
のドレイン及びT₁₂のソースが一定電位に保たれ
ている第２図ａのNORゲートはとくに高速動作
に適している。第２図ａ，ｂの動作は第１図ｂに
関する前述したことから容易に類推できる。
T₁₀，T₁₁，T₁₃，T₁₄はｎチヤンネルノーマリ・
オン型のFET、T₁₂，T₁₃はｐチヤンネルノーマ
リ・オン型のFET、R₁₀〜R₁₄は抵抗、Ｖ_D1は正電
圧電源、Ｖ_D2は負電圧電源である。

論理電圧レベルを正電圧にするには、たとえば
第３図のように入力側にｐチヤンネルノーマリ・
オン型のFETを、出力側にｎチヤンネルノーマ
リ・オン型のFETを配置すればよい。T₁₆，T₁₇
がｐチヤンネルノーマリ・オン型のFET、T₁₈，
T₁₉はｎチヤンネルノーマリ・オン型のFET、
R₁₅〜R₁₈は抵抗である。電圧の正負が反転するが
動作は第１図ｂの場合と殆んど同様であり、たと
えばＶ_D1＝＋5V、Ｖ_D2＝−5Vとすると、Ｖ_H＝＋
5V、Ｖ_L＝＋2Vというように電位設定できる。

第１図乃至第３図に示した回路構成例でフア
ン・イン数が多くなると、出力側FETのゲート
電位が入力の数によつて変動し、出力レベルが変
動するという欠点を有する。フアン・イン数によ
らず出力レベルを一定に保つためには、出力側
FETのゲートに定電圧デバイスを接続すればよ
い。定電圧デバイスとしては、シヨツトキダイオ
ード及びゲート・ドレインを直結したSITなどが
ある。シヨツトキダイオードは一定に保つ電圧を
殆んど変えられないが、定電圧SITは構造により
大幅にその一定に保つ電圧を変えられる。定電圧
SITを挿入することによつて、フアン・イン数を
増した回路の構成例を第４図に示す。ｎチヤンネ
ルの定電圧SITがT₈のゲート接地点間に挿入され
ている。もちろん、こうした入れ方に限るわけで
はない。また、負荷はすべて抵抗で示したが、
FETを用いてもよいことはもちろんであり、動
作速度、雑音余裕度等が改善される。

本発明に使用されるFETの材料はSiに限ら
ず、Ge、GaAs、InP等他の材料を用いたFETで
も構わない。

本発明の基本回路を組み合せることによりすべ
ての論理回路は構成できる。

本発明のｎチヤンネル及びｐチヤンネルFET
を含む論理回路は、スイツチングに寄与する
FETのゲートは、すべての動作状態にわたつて
順方向電圧に振り込まれることがなく、論理電圧
振幅を任意に設定でき、各電極間容量が小さく
て、少数キヤリア蓄積効果が全く存在しないか
ら、入・出力回路による過剰少数キヤリアの中和
の必要がなく、しかも変換コンダクタンスが大き
くて高速の動作が行え、その工業的価値は高い。

【図面の簡単な説明】

第１図乃至第４図は本発明の基本回路構成例で
ある。

Claims (1)

1. 【特許請求の範囲】 １ 少なくともゲートに一方の極性の順バイアス
   でない入力信号を印加する一方の導電型の第１の
   ノーマリ・オン型電界効果トランジスタを含む入
   力回路と、前記入力回路に電力を供給する他方の
   極性の電源と、少なくとも他方の導電型の第２の
   ノーマリ・オン型電界効果トランジスタを含む出
   力回路と、前記出力回路に電力を供給する一方の
   極性の電源とを有し、前記入力回路の他方の極性
   の出力信号を前記出力回路に供給して信号伝達を
   行ない、スイツチング時に過剰少数キヤリアの中
   和を必要としないことを特徴とする半導体集積回
   路。 ２ 前記入力回路と前記出力回路とが共通電位点
   を有し、前記第１のノーマリ・オン型電界効果ト
   ランジスタと前記第２のノーマリ・オン型電界効
   果トランジスタとが前記共通電位点へ直接もしく
   は他の素子を介して接続されたソースないしはド
   レインを有することを特徴とする前記特許請求の
   範囲第１項記載の半導体集積回路。 ３ 前記入力回路が、前記第１のノーマリ・オン
   型電界効果トランジスタと前記共通電位点との間
   に接続された定電圧素子を含むことを特徴とする
   前記特許請求の範囲第２項記載の半導体集積回
   路。 ４ 前記入力回路が、一方の導電型を有し前記第
   １のノーマリ・オン型電界効果トランジスタと並
   列に接続された少なくとも１個の他のノーマリ・
   オン型電界効果トランジスタと、前記第１および
   他のノーマリ・オン型電界効果トランジスタのゲ
   ートに接続された複数の入力端子とを含むことを
   特徴とする前記特許請求の範囲第１項乃至第３項
   のいずれか１項に記載の半導体集積回路。