JPS6156664B2 - - Google Patents
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- Publication number
- JPS6156664B2 JPS6156664B2 JP56069629A JP6962981A JPS6156664B2 JP S6156664 B2 JPS6156664 B2 JP S6156664B2 JP 56069629 A JP56069629 A JP 56069629A JP 6962981 A JP6962981 A JP 6962981A JP S6156664 B2 JPS6156664 B2 JP S6156664B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- image signal
- line
- image
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Scanning Arrangements (AREA)
- Storing Facsimile Image Data (AREA)
Description
【発明の詳細な説明】
本発明は副走査方向に複数個の素子を揃列して
有する記録ヘツドを主走査方向に移動させて記録
を行う型式のフアクシミリ受信機に関する。
有する記録ヘツドを主走査方向に移動させて記録
を行う型式のフアクシミリ受信機に関する。
序述の如きフアクシミリ受信機では、上記記録
ヘツドによつて複数（例えばｎとする）ラインず
つ走査されるため、送信側から伝送されて来た画
信号を順次メモリに蓄え、ｎライン分収納された
時点でそのｎライン分の画信号を一括して記録す
るようになつている。この様子を示すのが第１図
であり、Ｈがｎ個の記録素子P1，P2………Ｐoを
備える記録ヘツド、Ｋが記録紙である。
ヘツドによつて複数（例えばｎとする）ラインず
つ走査されるため、送信側から伝送されて来た画
信号を順次メモリに蓄え、ｎライン分収納された
時点でそのｎライン分の画信号を一括して記録す
るようになつている。この様子を示すのが第１図
であり、Ｈがｎ個の記録素子P1，P2………Ｐoを
備える記録ヘツド、Ｋが記録紙である。
ところで、送信側からは前記画信号の他にその
終了を示すEOM信号や送受信の中断を示すPIS信
号等の制御信号が伝送され、また、時には回線の
瞬断時にノイズが受信されることもある。その
際、このような画信号以外の信号を受信しても、
これを確認するには、数ライン分程度の時間が必
要であり、従つて、その間も前記メモリには先の
制御信号等が画信号に引続いて収納されることに
なる。このため、上記メモリから読出された信号
をそのまま記録ヘツドに導いて記録するようにし
たのでは、不要な信号が数ラインに亘つて記録さ
れてしまうと云う不都合が生じる。
終了を示すEOM信号や送受信の中断を示すPIS信
号等の制御信号が伝送され、また、時には回線の
瞬断時にノイズが受信されることもある。その
際、このような画信号以外の信号を受信しても、
これを確認するには、数ライン分程度の時間が必
要であり、従つて、その間も前記メモリには先の
制御信号等が画信号に引続いて収納されることに
なる。このため、上記メモリから読出された信号
をそのまま記録ヘツドに導いて記録するようにし
たのでは、不要な信号が数ラインに亘つて記録さ
れてしまうと云う不都合が生じる。
そこで、本発明に斯る欠点を解消したフアクシ
ミリ受信機を提案するものであり、以下、その詳
細を図面を参照して説明する。
ミリ受信機を提案するものであり、以下、その詳
細を図面を参照して説明する。
第２図は本発明によるフアクシミリ受信機の概
略構成を示している。同図に於いて、１は受信信
号の復調回路であり、この回路で復調された信号
がアンドゲート２を介して第１第２メモリ回路
３，４に導かれるようになつている。
略構成を示している。同図に於いて、１は受信信
号の復調回路であり、この回路で復調された信号
がアンドゲート２を介して第１第２メモリ回路
３，４に導かれるようになつている。
この第１第２メモリ回路３，４は何れも前記復
調回路１からの信号が交互にｎライン分（ｎは後
述する記録ヘツドの素子数）ずつ書込まれる
RAMからなり、その一方の書込み時に他方が読
出し状態に制御されるようになつている。このよ
うなｎライン毎のメモリの切換及びEOM、PIS信
号の検出等を行うのがマイクロプロセツサーで構
成された制御回路５である。
調回路１からの信号が交互にｎライン分（ｎは後
述する記録ヘツドの素子数）ずつ書込まれる
RAMからなり、その一方の書込み時に他方が読
出し状態に制御されるようになつている。このよ
うなｎライン毎のメモリの切換及びEOM、PIS信
号の検出等を行うのがマイクロプロセツサーで構
成された制御回路５である。
一方、６は画信号キヤリア検出回路であり、こ
の回路は前記復調回路１に導入された受信信号中
に画信号キヤリアが存在するか否かを１ライン毎
に検出し、それによつて各ラインの受信信号が画
信号であるか否かを判定する。その際、この画信
号キヤリアの検出動作は各ラインの画情報に先立
つ位相信号期間に行なわれる。
の回路は前記復調回路１に導入された受信信号中
に画信号キヤリアが存在するか否かを１ライン毎
に検出し、それによつて各ラインの受信信号が画
信号であるか否かを判定する。その際、この画信
号キヤリアの検出動作は各ラインの画情報に先立
つ位相信号期間に行なわれる。
そして、画信号であると判定されたラインでは
“１”（ハイレベル）の信号が、画信号でないと判
定されたラインでは“０”（ローレベル）の信号
が上記検出回路６から出力される。
“１”（ハイレベル）の信号が、画信号でないと判
定されたラインでは“０”（ローレベル）の信号
が上記検出回路６から出力される。
そこで、今、例えば受信されたｎライン分の信
号が全て画信号である場合は、上記検出回路６の
出力によつてアンドゲート２が開かれているか
ら、その各画信号が第１メモリ回路３に書込まれ
ることになり、従つて、この第１メモリ回路の内
容は第３図のようになつている。そして、この内
容（画信号）が次の第２メモリ回路４の書込み時
に読出されマルチプレクサ７を介して導出され
る。
号が全て画信号である場合は、上記検出回路６の
出力によつてアンドゲート２が開かれているか
ら、その各画信号が第１メモリ回路３に書込まれ
ることになり、従つて、この第１メモリ回路の内
容は第３図のようになつている。そして、この内
容（画信号）が次の第２メモリ回路４の書込み時
に読出されマルチプレクサ７を介して導出され
る。
ここで、第３図の列方向のL1，L2………Ｌoは
各ラインを、また、行方向のA1，A2………Ａnは
ライン方向のアドレス（即ち、１ライン分の画信
号のビツト数をｍとしている）をそれぞれ表わし
ており、第１第２メモリ回路３，４の読出しは第
１列から第ｍ列まで１列ずつ（ｎビツトずつ）制
御回路５によつて行なわれるようになつている。
各ラインを、また、行方向のA1，A2………Ａnは
ライン方向のアドレス（即ち、１ライン分の画信
号のビツト数をｍとしている）をそれぞれ表わし
ており、第１第２メモリ回路３，４の読出しは第
１列から第ｍ列まで１列ずつ（ｎビツトずつ）制
御回路５によつて行なわれるようになつている。
なお、上述のように第１第２メモリ回路３，４
に第３図、第４図の行（ライン）単位で書込んだ
信号を列単位で読出して行くことを本発明では直
交変換と称する。
に第３図、第４図の行（ライン）単位で書込んだ
信号を列単位で読出して行くことを本発明では直
交変換と称する。
このようにしてマルチプレクサ７からの各ｎビ
ツトの画信号がシフトレジスタ８に収納されるこ
とになる。そして、その各ｎビツト分が収納され
た時点で、このレジスタ８からバラレルに導出さ
れる画信号がドライブ回路９を通つて記録ヘツド
１０のｎ個の素子（第１図参照）に印加される。
ツトの画信号がシフトレジスタ８に収納されるこ
とになる。そして、その各ｎビツト分が収納され
た時点で、このレジスタ８からバラレルに導出さ
れる画信号がドライブ回路９を通つて記録ヘツド
１０のｎ個の素子（第１図参照）に印加される。
したがつて、上記シフトレジスタ８にｎビツト
の画信号が収納される毎に、そのｎビツトの画信
号が副走査方向に一度に記録される。その際、第
１第２メモリ回路３，４から列単位の読出しは、
前記ヘツドＨの主走査方向の移動に同期して行な
われるので、その１回の主走査によつてｎライン
分の記録が完了することになる。そして、先の第
３図の場合には、そのｎライン全てに亘つて画信
号が記録される訳である。
の画信号が収納される毎に、そのｎビツトの画信
号が副走査方向に一度に記録される。その際、第
１第２メモリ回路３，４から列単位の読出しは、
前記ヘツドＨの主走査方向の移動に同期して行な
われるので、その１回の主走査によつてｎライン
分の記録が完了することになる。そして、先の第
３図の場合には、そのｎライン全てに亘つて画信
号が記録される訳である。
次に第２メモリ回路４からの画信号の記録（こ
れは上述と同様に行なわれる）時に、復調回路１
からの次のｎライン分の信号がアンドゲート２を
介して第１メモリ回路３に導かれるが、その際、
そのｎライン分の信号のうち第ｉライン目までが
画信号、第（ｉ＋１）ライン目から第（ｎ−２）
ライン目までが前述したEOM信号であり、それ
以後は通信が終了し無信号状態になつたとする。
すると、第（ｎ−２）ライン目以後では、アンド
ゲート２が閉じられることになるので、このアン
ドゲートの出力である“０”の信号が第１メモリ
回路３の第（ｉ＋１）ライン目から書込まれて行
くことになる。その際、この“０”信号の書込み
は受信信号が無信号状態となつた第（ｎ−２）ラ
イン目以後も引続いて行なわれるように制御回路
５によつて制御される。即ち、この制御回路５は
EOM又はPIS信号を検出した時は、その検出開始
から少なくともｎライン分書込みを続行するよう
になつている。このため、今の場合は、第１メモ
リ回路３に書込まれた内容は第４図のようにな
る。
れは上述と同様に行なわれる）時に、復調回路１
からの次のｎライン分の信号がアンドゲート２を
介して第１メモリ回路３に導かれるが、その際、
そのｎライン分の信号のうち第ｉライン目までが
画信号、第（ｉ＋１）ライン目から第（ｎ−２）
ライン目までが前述したEOM信号であり、それ
以後は通信が終了し無信号状態になつたとする。
すると、第（ｎ−２）ライン目以後では、アンド
ゲート２が閉じられることになるので、このアン
ドゲートの出力である“０”の信号が第１メモリ
回路３の第（ｉ＋１）ライン目から書込まれて行
くことになる。その際、この“０”信号の書込み
は受信信号が無信号状態となつた第（ｎ−２）ラ
イン目以後も引続いて行なわれるように制御回路
５によつて制御される。即ち、この制御回路５は
EOM又はPIS信号を検出した時は、その検出開始
から少なくともｎライン分書込みを続行するよう
になつている。このため、今の場合は、第１メモ
リ回路３に書込まれた内容は第４図のようにな
る。
なお、復調回路１からノイズが一時的に現われ
たのち再び画信号が導出された場合は、そのノイ
ズの現われたラインについてのみ先の“０”信号
が書込まれるようになつている。
たのち再び画信号が導出された場合は、そのノイ
ズの現われたラインについてのみ先の“０”信号
が書込まれるようになつている。
さて、第１メモリ回路３が再び読出し状態にな
つて前述と同様に第４図の信号が読出されるよう
になると、その各ｎビツトの信号は第ｉビツト目
までが画信号で第（ｉ＋１）ビツト目から第ｎビ
ツト目までは全て“０”の信号となる。そして、
この信号がシフトレジスタ８に導入され、以後は
前述と同様に記録動作が行なわれることになる。
つて前述と同様に第４図の信号が読出されるよう
になると、その各ｎビツトの信号は第ｉビツト目
までが画信号で第（ｉ＋１）ビツト目から第ｎビ
ツト目までは全て“０”の信号となる。そして、
この信号がシフトレジスタ８に導入され、以後は
前述と同様に記録動作が行なわれることになる。
ここで、今、画信号はその黒情報を“１”と
し、白情報を“０”として２値化されているもの
とすると、この場合に記録されるｎラインのうち
第ｉライン目までは第１メモリ回路３内の画信号
がそのまゝ記録されるが、第（ｉ＋１）ライン目
以後は常に無意情報としての白信号が記録される
ことになる。このため、復調回路１から導出され
たEOM信号やノイズ等の不要な信号が何等記録
されない訳である。
し、白情報を“０”として２値化されているもの
とすると、この場合に記録されるｎラインのうち
第ｉライン目までは第１メモリ回路３内の画信号
がそのまゝ記録されるが、第（ｉ＋１）ライン目
以後は常に無意情報としての白信号が記録される
ことになる。このため、復調回路１から導出され
たEOM信号やノイズ等の不要な信号が何等記録
されない訳である。
なお、画信号がその黒情報を“０”とし白情報
と“１”として２値化されている場合は、画信号
キヤリア検出回路６の出力の信号型式を逆にする
と共に、アンドゲート２をオアゲートに置換すれ
ばよい。
と“１”として２値化されている場合は、画信号
キヤリア検出回路６の出力の信号型式を逆にする
と共に、アンドゲート２をオアゲートに置換すれ
ばよい。
本発明のフアクシミリ受信機は以上の如く構成
されているので、画信号に引続いて受信された制
御信号や、回線の瞬断等によつて受信されたノイ
ズ等の不要な信号が何等記録されることがなく、
従つて、ｎラインずつ記録して行く型式のフアク
シミリ受信機として優れたものである。
されているので、画信号に引続いて受信された制
御信号や、回線の瞬断等によつて受信されたノイ
ズ等の不要な信号が何等記録されることがなく、
従つて、ｎラインずつ記録して行く型式のフアク
シミリ受信機として優れたものである。
図面は何れも本発明に係り、第１図はその記録
動作を簡略的に示す図、第２図はその要部の概略
構成を示すブロツク図、第３図及び第４図はその
動作説明のための図である。 Ｈ……記録ヘツド、Ｋ……記録紙。
動作を簡略的に示す図、第２図はその要部の概略
構成を示すブロツク図、第３図及び第４図はその
動作説明のための図である。 Ｈ……記録ヘツド、Ｋ……記録紙。
Claims (1)
- 【特許請求の範囲】 １ 副走査方向にｎ（ｎ≧２）個の素子を揃列し
て有する記録ヘツドを主走査方向に移動させるこ
とによりｎライン分の画信号を一括して記録して
行くようにしたフアクシミリ受信機であつて、 (イ) 受信信号をｎライン分ずつ収納して行くメモ
リ手段と、 (ロ) 上記受信信号が画信号であるか否かを１ライ
ン毎に判定する手段と、 (ハ) 上記(ロ)記載の手段で画信号と判定されたライ
ンでは該画信号を上記メモリ手段に書込み、画
信号でないと判定されると、少なくとも当該ラ
インでは無意信号を上記メモリ手段に書込むよ
う制御する手段と、 (ニ) 上記メモリ手段から直交変換されて読出され
た信号を上記記録ヘツドに導く手段 を備えてなるフアクシミリ受信機。 ２ 前記(ロ)記載の手段で画信号以外の信号が検出
され、且つその信号が所定の信号である場合に
は、前記(ハ)記載の手段は以後前記メモリ手段の最
終アドレスまで前記無意信号を書込むよう制御す
ることを特徴とする特許請求の範囲第１項記載の
フアクシミリ受信機。 ３ 前記(ロ)記載の手段は受信信号中の画信号キヤ
リアを検出することによつて前述の判定動作を行
うように構成されていることを特徴とする特許請
求の範囲第１項又は第２項記載のフアクシミリ受
信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56069629A JPS57184367A (en) | 1981-05-08 | 1981-05-08 | Facsimile receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56069629A JPS57184367A (en) | 1981-05-08 | 1981-05-08 | Facsimile receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57184367A JPS57184367A (en) | 1982-11-13 |
| JPS6156664B2 true JPS6156664B2 (ja) | 1986-12-03 |
Family
ID=13408341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56069629A Granted JPS57184367A (en) | 1981-05-08 | 1981-05-08 | Facsimile receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57184367A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103854608B (zh) * | 2012-11-30 | 2018-10-02 | 罗姆股份有限公司 | Led显示单元、led显示装置和led显示系统 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843943B2 (ja) * | 1973-03-27 | 1983-09-30 | 株式会社リコー | シヨガジヨウホウアツシユクホウシキ |
| DE2458119C3 (de) * | 1974-12-09 | 1980-08-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren und Anordnung zur Faksimilecodierung |
-
1981
- 1981-05-08 JP JP56069629A patent/JPS57184367A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57184367A (en) | 1982-11-13 |
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