JPS6159674B2 - - Google Patents
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- JPS6159674B2 JPS6159674B2 JP54171544A JP17154479A JPS6159674B2 JP S6159674 B2 JPS6159674 B2 JP S6159674B2 JP 54171544 A JP54171544 A JP 54171544A JP 17154479 A JP17154479 A JP 17154479A JP S6159674 B2 JPS6159674 B2 JP S6159674B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に半
導体としてGaAsを用いたバルク導電型絶縁ゲー
ト電界効果トランジスタの製造方法に関するもの
である。
導体としてGaAsを用いたバルク導電型絶縁ゲー
ト電界効果トランジスタの製造方法に関するもの
である。
バルク導電型絶縁ゲート電界効果トランジスタ
（以下バルク導電型MOS FETと称す）は、第１
図に示すように、半絶縁性基板１上に一導電型の
半導体層２を設け、この半導体層２上にソース電
極３、ドレイン電極４を設け、また両電極間の半
導体層２上に絶縁膜５を介してゲート電極６を形
成した構造を有しており、ゲート電極６に印加す
る電圧によりソース電極３とドレイン電極４間の
半導体層２を流れる電流を制御するものである。
このバルク導電型MOS FETは、Siなどで広く実
用化されている反転型MOS FETに比べてキヤリ
ア移動度が大きいので高速動作が可能であり、ま
たゲート長を短くしても反転型MOS FETにみら
れるようなパルチスルー等の短チヤネル効果は起
らない。更にシヨツトキゲート型FETと異な
り、ゲート電極に正の電圧を印加してもゲート電
流が流れないので論理振幅を大きくとることがで
きる等の利点を有しており、高速動作に適した素
子であるといえる。そして、より高速動作を可能
にするには、Siよりもキヤリア移動度の大きい
GaAsを半導体材料に用いることが原理的に有利
であることから、近年その種の素子の開発研究が
押し進められている。
（以下バルク導電型MOS FETと称す）は、第１
図に示すように、半絶縁性基板１上に一導電型の
半導体層２を設け、この半導体層２上にソース電
極３、ドレイン電極４を設け、また両電極間の半
導体層２上に絶縁膜５を介してゲート電極６を形
成した構造を有しており、ゲート電極６に印加す
る電圧によりソース電極３とドレイン電極４間の
半導体層２を流れる電流を制御するものである。
このバルク導電型MOS FETは、Siなどで広く実
用化されている反転型MOS FETに比べてキヤリ
ア移動度が大きいので高速動作が可能であり、ま
たゲート長を短くしても反転型MOS FETにみら
れるようなパルチスルー等の短チヤネル効果は起
らない。更にシヨツトキゲート型FETと異な
り、ゲート電極に正の電圧を印加してもゲート電
流が流れないので論理振幅を大きくとることがで
きる等の利点を有しており、高速動作に適した素
子であるといえる。そして、より高速動作を可能
にするには、Siよりもキヤリア移動度の大きい
GaAsを半導体材料に用いることが原理的に有利
であることから、近年その種の素子の開発研究が
押し進められている。
ところで、GaAsバルク導電型MOS FETを製
造する従来の方法に於いては、絶縁膜５の形成方
法として、一般に熱酸化法、電解溶液中での陽極
酸化法あるいはプラズマ酸化法等を用いてGaAs
の一部を直接酸化する方法や、CVD法、真空蒸
着法等を用いてGaAs上に他の絶縁膜を装荷する
方法が採用されている。しかし、これら従来の方
法によつて製造したGaAsバルク導電型MOS
FETでは、その半導体層２と絶縁膜５との界面
に多量の界面準位が存在するという致命的な欠点
を有している。その為、界面準位が応答する低周
波で充分な電流変化が得られず、バルク導電型
MOS FETの有する利点を充分に発揮することが
できなかつた。
造する従来の方法に於いては、絶縁膜５の形成方
法として、一般に熱酸化法、電解溶液中での陽極
酸化法あるいはプラズマ酸化法等を用いてGaAs
の一部を直接酸化する方法や、CVD法、真空蒸
着法等を用いてGaAs上に他の絶縁膜を装荷する
方法が採用されている。しかし、これら従来の方
法によつて製造したGaAsバルク導電型MOS
FETでは、その半導体層２と絶縁膜５との界面
に多量の界面準位が存在するという致命的な欠点
を有している。その為、界面準位が応答する低周
波で充分な電流変化が得られず、バルク導電型
MOS FETの有する利点を充分に発揮することが
できなかつた。
即ち、一般に論理素子を構成する場合、個々の
FETは次段との結合の問題と消費電力を小さく
する必要性からゲートに電圧を印加していないと
きに電流が流れないタイプいわゆるノーマリオフ
型のものが必要であり、このような素子では、正
のゲート電圧に対し充分な電流変化が得られるこ
とが要求される。ところが、従来の製法たとえば
絶縁膜５をプラズマ酸化法を用いて形成する方法
で製造したGaAsバルク導電型MOS FETでは、
その直流ドレイン特性は例えば第２図に示すもの
となり、界面準位密度が高いために正のゲート電
圧に対するドレイン電流の変化は小さなものにな
つてしまう。
FETは次段との結合の問題と消費電力を小さく
する必要性からゲートに電圧を印加していないと
きに電流が流れないタイプいわゆるノーマリオフ
型のものが必要であり、このような素子では、正
のゲート電圧に対し充分な電流変化が得られるこ
とが要求される。ところが、従来の製法たとえば
絶縁膜５をプラズマ酸化法を用いて形成する方法
で製造したGaAsバルク導電型MOS FETでは、
その直流ドレイン特性は例えば第２図に示すもの
となり、界面準位密度が高いために正のゲート電
圧に対するドレイン電流の変化は小さなものにな
つてしまう。
本発明はこのような従来の欠点を改善したもの
であり、その目的は、GaAs半導体層と絶縁膜と
の界面特性の優れたGaAsバルク導電型MOS
FETを製造する方法を提供することにある。以
下実施例について詳細に説明する。
であり、その目的は、GaAs半導体層と絶縁膜と
の界面特性の優れたGaAsバルク導電型MOS
FETを製造する方法を提供することにある。以
下実施例について詳細に説明する。
第３図乃至第８図は、本発明の実施例を説明す
る為の工程図であり、各図に於いて、７はGaAs
半絶縁性基板、８はGaAs層、９はAl薄膜、１０
は陽極酸化阻止膜、１１はAl酸化膜、１２はソ
ース電極、１３はドレイン電極、１４はゲート電
極、１５はゲート領域である。
る為の工程図であり、各図に於いて、７はGaAs
半絶縁性基板、８はGaAs層、９はAl薄膜、１０
は陽極酸化阻止膜、１１はAl酸化膜、１２はソ
ース電極、１３はドレイン電極、１４はゲート電
極、１５はゲート領域である。
まず、第３図に示すように、GaAs半絶縁性基
板７上に一導電型を有するGaAs層８を液相エピ
タキシヤル法等により形成し、そのGaAs層８の
両側をメサエツチングした後、ゲートとして用い
る領域だけをGaAs層８の途中までエツチングす
る。このような構造にする理由は、ソース抵抗を
下げる為とゲートの全領域がゲート電極下に含ま
れるようにする為である。
板７上に一導電型を有するGaAs層８を液相エピ
タキシヤル法等により形成し、そのGaAs層８の
両側をメサエツチングした後、ゲートとして用い
る領域だけをGaAs層８の途中までエツチングす
る。このような構造にする理由は、ソース抵抗を
下げる為とゲートの全領域がゲート電極下に含ま
れるようにする為である。
次に第４図に示すように、GaAs層８の全面
に、Alを例えば800Åの厚さに真空蒸着してAl薄
膜９を形成し、次いでオーミツク電極を形成すべ
き位置のAl薄膜９上に、レジストあるいは絶縁
薄膜である陽極酸化阻止膜１０を形成する。
に、Alを例えば800Åの厚さに真空蒸着してAl薄
膜９を形成し、次いでオーミツク電極を形成すべ
き位置のAl薄膜９上に、レジストあるいは絶縁
薄膜である陽極酸化阻止膜１０を形成する。
次に、これを電解質溶液たとえば酒石酸、エチ
レングリコール及び水の混合液を用いて陽極酸化
し、第５図に示すようにAl薄膜９を絶縁体であ
るAl酸化膜１１に変える。ただし、オーミツク
電極を形成すべき領域のAlは、陽極酸化阻止膜
１０がある為に酸化されず、そこにはAl薄膜９
が残存している。
レングリコール及び水の混合液を用いて陽極酸化
し、第５図に示すようにAl薄膜９を絶縁体であ
るAl酸化膜１１に変える。ただし、オーミツク
電極を形成すべき領域のAlは、陽極酸化阻止膜
１０がある為に酸化されず、そこにはAl薄膜９
が残存している。
ここで重要なことは、Al薄膜９が完全に陽極
酸化されるように然もGaAsがあまり陽極酸化さ
れないように、即ち、陽極酸化がちようどGaAs
層８とAl薄膜９との界面まで達するようにする
ことである。このようにしたときに最も界面準位
密度の小さい絶縁膜を得ることができる。ただし
実験に依れば、Al薄膜９の酸化終了後に多少
GaAs層８まで酸化が進んでも、界面準位密度は
充分小さい値であることが確認されている。従つ
て定電流源を用いた場合に、陽極酸化終了時の陽
極電圧がAlの酸化が終了する電圧とその1.1倍程
度の電圧との間の範囲であれば、界面準位密度は
充分低く押えられるものである。尚、AlとGaAs
の陽極酸化の速度が異なるため、陽極電圧の時間
的変化を記録計に書かせると、Alの酸化終了前
と終了後とでその傾きが異なるので、これを利用
して上記範囲内で陽極酸化を行なわせることもで
きる。また、AlとGaAsの表面反射率が異なるた
め、酸化膜下がAlのときは干渉色は示さない
が、下がGaAsのときは干渉色を示す。従つて、
干渉色が見えはじめることはAlの酸化が終了し
たことを示しており、光学的にAlの酸化の終了
を検出することも可能である。
酸化されるように然もGaAsがあまり陽極酸化さ
れないように、即ち、陽極酸化がちようどGaAs
層８とAl薄膜９との界面まで達するようにする
ことである。このようにしたときに最も界面準位
密度の小さい絶縁膜を得ることができる。ただし
実験に依れば、Al薄膜９の酸化終了後に多少
GaAs層８まで酸化が進んでも、界面準位密度は
充分小さい値であることが確認されている。従つ
て定電流源を用いた場合に、陽極酸化終了時の陽
極電圧がAlの酸化が終了する電圧とその1.1倍程
度の電圧との間の範囲であれば、界面準位密度は
充分低く押えられるものである。尚、AlとGaAs
の陽極酸化の速度が異なるため、陽極電圧の時間
的変化を記録計に書かせると、Alの酸化終了前
と終了後とでその傾きが異なるので、これを利用
して上記範囲内で陽極酸化を行なわせることもで
きる。また、AlとGaAsの表面反射率が異なるた
め、酸化膜下がAlのときは干渉色は示さない
が、下がGaAsのときは干渉色を示す。従つて、
干渉色が見えはじめることはAlの酸化が終了し
たことを示しており、光学的にAlの酸化の終了
を検出することも可能である。
さて、次に第６図に示すように、陽極酸化阻止
膜１０を剥離し、この領域の未酸化のAlを例え
ばリン酸を用いて選択的にエツチング除去する。
一般に、Alの酸化物は薬品に対してきわめて安
定であり、Alの酸化物を形成後にそれをエツチ
ング等で加工することは容易でない。一方、Al
は酸を用いて容易に除去できるので、本発明によ
る方法を採用することにより、ソース、ドレイン
以外の領域にAlの酸化膜を選択的にきわめて容
易に形成することが可能となる。
膜１０を剥離し、この領域の未酸化のAlを例え
ばリン酸を用いて選択的にエツチング除去する。
一般に、Alの酸化物は薬品に対してきわめて安
定であり、Alの酸化物を形成後にそれをエツチ
ング等で加工することは容易でない。一方、Al
は酸を用いて容易に除去できるので、本発明によ
る方法を採用することにより、ソース、ドレイン
以外の領域にAlの酸化膜を選択的にきわめて容
易に形成することが可能となる。
次に、上記工程で得られた素子を、N2雰囲気
中において例えば400℃で30分間熱処理する。熱
処理温度は熱処理時間によつても異なるが、30分
間の熱処理に対しては、300℃末満の熱処理温度
では界面準位密度が大きくなり、また500℃より
高い温度での熱処理では、電圧印加時に絶縁膜が
絶縁破壊を起し易くなる。従つて、実用上好まし
い範囲としてはほぼ300℃〜500℃である。
中において例えば400℃で30分間熱処理する。熱
処理温度は熱処理時間によつても異なるが、30分
間の熱処理に対しては、300℃末満の熱処理温度
では界面準位密度が大きくなり、また500℃より
高い温度での熱処理では、電圧印加時に絶縁膜が
絶縁破壊を起し易くなる。従つて、実用上好まし
い範囲としてはほぼ300℃〜500℃である。
次に、第７図に示すように、未酸化のAlをエ
ツチング除去した領域にAuGeNiなどのオーミツ
ク金属を被着し、ソース電極１２及びドレイン電
極１３を形成する。そして最後に第８図に示すよ
うに、ゲート領域部分のAl酸化膜１１上に例え
ばAlのゲート電極１４を形成する。ここで、
GaAs層８の幅狭く限定された領域１５がゲート
領域になるものである。
ツチング除去した領域にAuGeNiなどのオーミツ
ク金属を被着し、ソース電極１２及びドレイン電
極１３を形成する。そして最後に第８図に示すよ
うに、ゲート領域部分のAl酸化膜１１上に例え
ばAlのゲート電極１４を形成する。ここで、
GaAs層８の幅狭く限定された領域１５がゲート
領域になるものである。
第９図は、以上のようにして製造したGaAsバ
ルク導電型MOS FETの直流ドレイン特性の一例
を表わす線図であり、同図に示すように、正負両
極性のゲート電圧に対しドレイン電流は同様に大
きく変化しており、本発明によるGaAsバルク導
電型MOS FETの界面特性が従来に比し格段に優
れていることが判る。
ルク導電型MOS FETの直流ドレイン特性の一例
を表わす線図であり、同図に示すように、正負両
極性のゲート電圧に対しドレイン電流は同様に大
きく変化しており、本発明によるGaAsバルク導
電型MOS FETの界面特性が従来に比し格段に優
れていることが判る。
このように本実施例方法は、GaAs層８上にAl
薄膜９を蒸着し、オーミツク電極を形成すべき位
置のAl薄膜９上にレジスト等の陽極酸化阻止膜
を形成したのちこれを陽極酸化することにより、
オーミツク電極を形成すべき領域以外のAl薄膜
９をAl酸化膜１１に変化させるようにしたもの
であつて、陽極酸化がちようどAl薄膜９のみ行
なわれるように制御することにより、界面準位密
度の小さいゲート絶縁膜を形成することができる
ものである。
薄膜９を蒸着し、オーミツク電極を形成すべき位
置のAl薄膜９上にレジスト等の陽極酸化阻止膜
を形成したのちこれを陽極酸化することにより、
オーミツク電極を形成すべき領域以外のAl薄膜
９をAl酸化膜１１に変化させるようにしたもの
であつて、陽極酸化がちようどAl薄膜９のみ行
なわれるように制御することにより、界面準位密
度の小さいゲート絶縁膜を形成することができる
ものである。
以上説明したように、本発明に依れば、界面準
位密度の小さい良質なAlの酸化膜を、ソース、
ドレイン以外の領域に選択的に形成することがで
きるので、特性の優れたGaAsバルク導電型MOS
FETを確実に製造することができる利点があ
る。また、オーミツク電極を形成する領域を除
き、素子主面に装荷したAlを陽極酸化するた
め、ゲート絶縁膜を形成すると同時に他の領域の
不動態化（パツシベーシヨン）が同時に行なえる
という効果がある。従つて、本発明をGaAsバル
ク導電型MOS FETあるいはその集積回路に適用
すれば非常に有効である。なお、集積回路に適用
する場合には、Alを選択的に陽極酸化すること
によつて、ゲート絶縁膜の形成と同時にAlの配
線パターンを形成すれば、工程が簡略化されて有
効である。
位密度の小さい良質なAlの酸化膜を、ソース、
ドレイン以外の領域に選択的に形成することがで
きるので、特性の優れたGaAsバルク導電型MOS
FETを確実に製造することができる利点があ
る。また、オーミツク電極を形成する領域を除
き、素子主面に装荷したAlを陽極酸化するた
め、ゲート絶縁膜を形成すると同時に他の領域の
不動態化（パツシベーシヨン）が同時に行なえる
という効果がある。従つて、本発明をGaAsバル
ク導電型MOS FETあるいはその集積回路に適用
すれば非常に有効である。なお、集積回路に適用
する場合には、Alを選択的に陽極酸化すること
によつて、ゲート絶縁膜の形成と同時にAlの配
線パターンを形成すれば、工程が簡略化されて有
効である。
第１図はバルク導電型MOS FETの断面図、第
２図は従来方法を用いて製造したGaAsバルク導
電型MOS FETの直流ドレイン特性を示す線図、
第３図乃至第８図は本発明の実施例を説明する為
の工程図、第９図は本発明方法により製造した
GaAsバルク導電型MOS FETの直流ドレイン特
性の一例を表わす線図である。 ７はGaAs半絶縁性基板、８はGaAs層、９は
Al薄膜、１０は陽極酸化阻止膜、１１はAl酸化
膜、１２はソース電極、１３はドレイン電極、１
４はゲート電極、１５はゲート領域である。
２図は従来方法を用いて製造したGaAsバルク導
電型MOS FETの直流ドレイン特性を示す線図、
第３図乃至第８図は本発明の実施例を説明する為
の工程図、第９図は本発明方法により製造した
GaAsバルク導電型MOS FETの直流ドレイン特
性の一例を表わす線図である。 ７はGaAs半絶縁性基板、８はGaAs層、９は
Al薄膜、１０は陽極酸化阻止膜、１１はAl酸化
膜、１２はソース電極、１３はドレイン電極、１
４はゲート電極、１５はゲート領域である。
Claims (1)
- １ GaAs半絶縁性基板上に一導電型を有する
GaAs層を形成し該GaAs層のゲート領域部分を途
中までエツチングする工程と、前記GaAs層全面
にAl薄膜を形成する工程と、オーミツク電極を
形成すべき位置の前記Al薄膜上に陽極酸化阻止
膜を形成したのち前記Al薄膜を陽極酸化するこ
とによりオーミツク電極を形成すべき領域以外の
前記Al薄膜をAl酸化膜に変化せしめる工程と、
前記陽極酸化阻止膜を剥離後未酸化のAl薄膜を
エツチング除去する工程と、該工程後に熱処理す
る工程と、前記未酸化のAl薄膜をエツチング除
去した領域にオーミツク電極を形成し前記ゲート
領域部分の前記Al酸化膜上にゲート電極を形成
する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17154479A JPS5696863A (en) | 1979-12-29 | 1979-12-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17154479A JPS5696863A (en) | 1979-12-29 | 1979-12-29 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696863A JPS5696863A (en) | 1981-08-05 |
| JPS6159674B2 true JPS6159674B2 (ja) | 1986-12-17 |
Family
ID=15925085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17154479A Granted JPS5696863A (en) | 1979-12-29 | 1979-12-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5696863A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3456790B2 (ja) * | 1995-04-18 | 2003-10-14 | 三菱電機株式会社 | 半導体装置の製造方法及び選択エッチング用シリコン基板カセット |
-
1979
- 1979-12-29 JP JP17154479A patent/JPS5696863A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5696863A (en) | 1981-08-05 |
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