JPS6160460B2

JPS6160460B2 -

Info

Publication number: JPS6160460B2
Application number: JP55059017A
Authority: JP
Inventors: Osamu Nishijima; Kyoto Oota
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1980-05-02
Filing date: 1980-05-02
Publication date: 1986-12-20
Also published as: JPS56155452A

Description

【発明の詳細な説明】本発明は大規模集積回路装置のテスト方法とく
に入力部、演算部、出力部、データメモリ部、イ
ンストラクシヨンマスクROMおよび制御部を具
備し、インストラクシヨンマスクROMの内容に
従つて制御部から制御信号が出力され、この制御
信号によつて各部の動作が制御される大規模集積
回路装置（以下LSIと略記する）、すなわち、マ
イクロコンピユータ方式の制御がなされるLSIの
テスト方法に関する。

第１図は、既知のマイクロコンピユータ方式制
御がなされるLSIの基本構成を示す図であり、入
力部１、演算部２、出力部３、データメモリ部
４、インストラクシヨンマスクROM５ならびに
制御部６で構成されている。

第２図は、第１図の基本構成図で示されるLSI
のシステムブロツク図であり、図中７はインスト
ラクシヨンマスクROM、８１〜８４はラツチ、
９はROMから読みだされた命令実行サイクルの
間ラツチするインストラクシヨンレジスタ、１０
１〜１０４はマルチプレクサ、１１はプログラム
カウンタ、１２はサブルーチン実行時にプログラ
ムカウンタ１１の内容を退避させるスタツク、１
３はスタツク１２のアドレスを指定するスタツク
ポインタ（レジスタ）、１４は命令語をデコード
するAND部とOR部とで構成され、しかもプログ
ラムが可能なインストラクシヨン・プログラマブ
ル・ロジツクアレイ、１５はランダムアクセスメ
モリ（RAM）、１６はＸレジスタ、１７はＹレジ
スタ、１８はデータの各種処理判定を行なう演算
論理ユニツト、１９は命令によつてデータをその
まま転送すること、あるいは各ビツトの“１”と
“０”を反転させ補数を求める動作を実行するツ
ルース／コンプリメント、２０はアキユムレー
タ、２１はアキユムレータ２０の内容を必要時に
保存するテンポラリレジスタ、２２は１ビツトの
フリツプフロツプで構成され、プログラム中任意
に使用することが可能なプログラムステータス、
２３はデータを演算論理ユニツトで処理し、最上
位ビツトからの桁上げが生じたときにセツトされ
るキヤリフラツグ、２４はデータ処理の結果が零
のときセツトされるゼロフラツグ、２５および２
６はデータバス、２７〜２９は２つのデータを比
較判別するコンベア、３０はプログラマブル・ロ
ジツクアレイ、３１はデコーダ、３２はゲート、
３３はコントロール命令によつてセツト、リセツ
トされ、外部信号をカウントおよびストツプの状
態とするカウンタエネーブル／デイスエーブレフ
リツプフロツプ、３４は外部からの信号によつて
カウント動作を実行するカウンタ、３５はカウン
タ３４の最上位桁が“１”から“０”、すなわち
あふれたときセツトされるセンスフリツプフロツ
プ。３６はセツト信号を送り出す同期化回路、３
７はクロツクゼネレータ、Ａ，Ｂは入力ポート、
Ｃ〜Ｅは出力ポート、３８，３９はセンス入力端
子、４０はセンス入力端子３８の機能を切り換え
るカウンタセレクト入力端子、４１はオシレータ
入力端子、４２はリセツト入力端子、４３はテス
ト入力端子そして４４，４５は電源入力端子であ
る。

以上のシステムブロツクを具備するLSIでは、
ROM７に書き込まれているプログラムに従い、
Ａポート、Ｂポート、センス入力端子３８，３９
に印加される入力信号の組み合せなどにより外部
から情報を取り込み、この情報報を内部のRAM
１５等に蓄積してきた過去の履歴を示す情報とと
もに演算部で処理し、この結果をＣポート、Ｄポ
ートあるいはＥポートなどの出力端子から各種の
機器へ制御信号としてとして出力させる動作を実
行する。

なお、入出力ポート、演算部などの各部を、デ
ータ転送命令、各種操作命令、入出力命令ならび
にコントロール命令といつたマイクロコンピユー
タ特有の命令を組み合わせたプログラムによつて
制御して一定の目的を達成している。

このことから明らかなように、インストラクシ
ヨンマスクROM７にたとえばテレビ制御、時計
制御などを実行するためのプログラムを書き込む
ことにより、LSIはプログラムに従う制御機能を
もつ。したがつて、構造面からみる限りでは汎用
性をもち、全体としては、所期の目的に沿つた制
御を実行する専用LSIとなる。

第３図は、上記のLSIを時計制御に応用した場
合の構成を示す図であり、図示するように、AC
電源より得た60Hz（または50Hz）のパルスを時間
基準信号としてLSIの入力部１へ供給し、このパ
ルスを用いて時間計数を行ない、出力部３から時
刻表示部４６を駆動制御する信号を出力させ時刻
表示を行なわせている。ところで、時計制御の場
合には、データメモリは時時刻刻変化する時刻情
報を記憶しなければならず、このため、データメ
モリ部４をランダムアクセスメモリで構成する。

第４図は、データメモリ部４に対するデータ領
域の割りつけ状態を示す図であり、時刻情報は、
２進化10進（BCD）データとして記憶される。
また、LSIを制御するインストラクシヨンマスク
ROM５には、第５図で示すフローチヤートを満
足するプログラムを書き込む。

第２図で示したLSIを時計制御用として使用す
る場合には、60Hzのパルスをセンス入力端子３８
に加え、このパルスの変化をインストラクシヨン
マスクROM７のプログラムの手順にしたがつて
制御回路で制御して時計機能を発揮させ、結果を
出力ポートＣとＤから時計表示部へ送り込み時計
表示を実現する。このとき、第４図で示した時計
情報はRAM１５に記憶させ、さらに、第５図で
示したフローチヤートは各種の命令を用いて実現
する。すなわち、第５図で示すプログラムをイン
ストラクシヨンマスクROMに書き込むことによ
り、第３図の破線で囲んだ部分を集積化したLSI
は時計専用のLSIとなる。

このように、第１図の基本構成で示すLSIは、
ROMプログラムの書き換えによつて容易に専用
LSIとなるものであり、開発期間の短縮あるいは
開発費用の節約はかかることができ、広く応用さ
れる傾向にある。

ところで、このようなLSIを製作するにあた
り、その良否を判定するためのテストが不可欠で
ある。たとえば、第３図〜第５図を用いて説明し
た時計用LSIの良否判定、すなわち、LSIが正し
く時計機能を具備しているか否かの判定のために
は、時刻情報を記憶するデータメモリ部４が正し
く機能していることを確認する必要がある。

第４図で示したようにデータ領域を割りつけた
場合、データメモリ部４の各番地は以下のような
機能をもつ。

(1) ４，５番地（60Hzカウンタ） 60Hzのパルスのポジテイブエツジでカウントア
ツプされるROM制御の60進カウンタで１秒に１
回オーバフローする。

(2) ６，７番地（秒カウンタ） 60Hzカウンタのオーバフローでカウントアツプ
されるROM制御の60進カウンタで秒の情報を記
憶する。

(3) ８，９番地（分カウンタ）秒カウンタのオーバフローでカウントアツプさ
れるROM制御の60進カウンタで分の情報を記憶
する。

(4) 10番地（時間カウンタ）分カウンタのオーバフローでカウントアツプさ
れるROM制御の12進カウンタで時間の情報を記
憶する。

(5) 11番地（AM／PMフラグ）時間カウンタのオーバフローで反転するフラグ
で、AMの場合は最下位ビツトが“１”、PMの場
合は最下位ビツトが“０”となり午前と午後の情
報を記憶する。

したがつて、データメモリ部の機能の確認のた
めには、上記の(1)〜(5)で示す全ての機能を確認し
なければならない。この場合、AM／PMフラグ
が“０”から“１”，“１”から“０”の２つの変
化を正しく行なうことの確認が必要であり、しか
も１つの変化をもたらすためには少なくとも12時
間にわたる時計動作が必要である。したがつて、
上記の２つの変化が正しく行なわれているか否か
の確認のためには24時間以上にわたるテストが必
要になる。

さらに、インストラクシヨンマスクROM５の
テストも必要である。インストラクシヨンマスク
ROM５には第５図で示したフローチヤートを実
現し、時計機能を実行させるためのプログラムが
書き込まれている。テストに際しては、このプロ
グラムが全て正しく書き込まれているか否かを確
認しなければならない。

インストラクシヨンマスクROMのテストを上
述したデータメモリ部のテストと同様にして行な
うものとすると、第５図の点線枠ａで示した
AM／PMフラグ＝１の部分のテストに最も時間
がかかり、少なくとも12時間以上のテスト時間が
必要になる。

このように、第１図〜第５図を参照して説明し
たLSIは、ROMプログラムの書き換えによつて専
用LSIを簡単にうることができ、開発期間の短縮
あるいは開発費用の節約などの面からみる限りで
はすぐれたものといえる。しかしながら、製作さ
れたLSIのテストのために極めて長い時間がかか
り、上記の利点を著るしく損うことになる。

このような不都合を排除するには、テスト時に
たとえば、60Hzのパルスにくらべてはるかに高い
周波数のパルスを入力してテスト時間を短縮する
ことが考えられる。しかしながら、このような方
法でテストを行うためには、LSIを実用上あり得
ない高速で動作させねばならない。このため、実
用上無意味な高速化が要求されるところとなりチ
ツプサイズの増大などにつながる。また、LSIが
１週間タイマあるいは１年タイマなどを内蔵する
場合には、入力パルスの周波数を上げる上記の方
法によつて事実上テストは不可能である。

本発明は、以上説明してきたLSIの問題点をこ
とごとく排除することのできるテスト方法を提供
するものであり、第１図で示す基本構成のLSIに
対して、テストモード専用の１本のテスト端子
と、通常の使用状態で入出力端子として使用する
端子からインストラクシヨンメモリにかわつて制
御部へ信号を直接入力する入力手段と、インスト
ラクシヨンマスクROMの内容変更の影響をうけ
ることなく内容が一定であるテスト専用ROM
と、通常の使用状態で入出力端子として使用する
端子からインストラクシヨンマスクROMの内容
を出力させる出力手段とを付加するとともに、上
記のテスト端子と入出力端子とに印加する時間的
履歴を含めた信号の組み合せで少なくとも３種の
テストモードを制御し、第１のテストモードでは
前記の入力手段を介して外部から制御部へ直接信
号を加え、ROMを除く各部を動作させてテスト
を行い、第２のテストモードでは上記の出力手段
を介してROMの内容を出力させて書き込みの正
誤をテストし、さらに第３のテストモードでは前
記のテスト専用ROMをアクセスし、同テスト専
用ROMによりLSIを制御して残余のテストを行う
ことを特徴とするものである。

以下に本発明のテスト方法について詳しく説明
する。

第１図で示した基本構成のLSIでは、インスト
ラクシヨンマスクROMから出力される全ての命
令を制御部で解読し、この解読結果に基いて必要
な制御を行つている。第２図で示すシステムブロ
ツク図において、７がインストラクシヨンマスク
ROMであり、この内容をインストラクシヨンレ
ジスタ９に読み出し、さらにインストラクシヨン
レジスタ９の内容をインストラクシヨン・プログ
ラマブル・ロジツクアレイ１４で解読し、この結
果に基いて必要な制御を行う。

たとえばＬ（ロード）命令の場合、インストラ
クシヨンレジスタ９の内容がデコードされ、イン
ストラクシヨン・プログラマブル・ロジツクアレ
イ１４からは、Ｘ，Ｙレジスタ１６と１７によつ
て指定されたRAM１５の内容Ｍ（Ｘ，Ｙ）をデ
ータバス２６に出力する制御信号、データバス２
６の内容が変化することなく演算論理ユニツト１
８を通過するよう制御する信号、演算論理ユニツ
ト１８の出力をアキユムレータ（ACC）２０へ
入力させる制御を行う信号、ロードされた結果が
零であればゼロフラツグ２４をセツトし、逆に零
でなければゼロフラツグ２４をリセツトする制御
信号などが発生し、これらの信号で各部を制御し
て｛Ａ←Ｍ（Ｘ，Ｙ）｝、すなわち、Ｘ，Ｙレジス
タにより指定されるメモリＭ（Ｘ，Ｙ）のデータ
をＡにロードする処理が実行される。またＡ（加
算）命令の場合、インストラクシヨンレジスタ９
の内容がデコードされ、インストラクシヨン・プ
ログラマブル・ロジツクアレイ１４からは、Ｘ，
Ｙレジスタ１６と１７によつて指定されたRAM
１５の内容Ｍ（Ｘ，Ｙ）をデータバス２６に出力
する制御信号、アキユムレータの内容をマルチプ
レクサ１０３を介してデータバス２５へ出力する
制御信号、データバス２５のデータを反転させず
にツルース／コンプリメント１９を通過させて演
算論理ユニツト１８に加える制御信号、データバ
ス２５と２６およびキヤリフラツグ２３のデータ
を加算する制御信号、加算によるキヤリー情報を
キヤリフラツグ２３に入力する制御信号、加算結
果が零であるか否かによつてゼロフラツグ２４を
セツトあるいはリセツトする制御信号、演算論理
ユニツト１８の出力をアキユムレータ２０に入力
する制御信号などが発生し、これらの信号各部を
制御して｛Ａ←Ａ＋Ｍ（Ｘ，Ｙ）＋CF｝、すなわ
ち、ＡとメモリＭ（Ｘ，Ｙ）のデータのキヤリー
付加算を行い、この結果をＡにストアする処理が
実行される。

一方、インストラクシヨンマスクROM７の内
容は、上記の命令を組み合せて作られている。し
たがつて、LSIの良否判定は、それぞれの命令
が、前後関係、数値データなどの組合せに関して
正しく機能していること、ならびに、これらの命
令を供給するインストラクシヨンマスクROMに
プログラムが正しく書き込まれていることの２点
の確認により行うことができる。

本発明では、かかる２点の確認（テスト）を量
産的に行うことができる。

第６図は、本発明のテスト方法を可能にする
LSIの構成を示す図であり、４７はテストモード
制御用のテスト端子、４８はテスト制御部、４９
はインストラクシヨンマスクROM５に付加され
たテスト専用ROM，５０，５１はマルチプレク
サである。ところで、図示するテスト制御部４８
は第７図で示す構成となつている。この回路のテ
ストモード制御タイミングについて第８図を参照
して説明する。

t₁のタイミングでセンス入力端子SNSO５２と
テスト端子（TST）４７のレベルを１クロツク
の間ハイレベルにすると、Ｄフリツプフロツプ５
３に出力TF／はTF１＝１、一方、Ｄフリツプフ
ロツプ５４の出力TF２＝０の状態となる。した
がつて、端子ａがハイレベル、端子ｂとｃがロー
レベルになる。この状態が第１のテストモードで
ある。

次に、t₂のタイミング端子４７と５２のレベル
を１クロツクの間ローレベルにすると、TF１＝
０、一方TF２＝１となり、端子ｂがハイレベ
ル、端子ａとｃがローレベルになる。この状態が
第２のテストモードである。

さらに、t₃のタイミングで端子５２のレベルを
ハイレベルにすると、TF１＝１，TF２＝１とな
り端子ｃがハイレベル、端子ａとｂがローレベル
になる。この状態が第３のテストモードである。

このように、テスト制御部４８は、テスト端子
４７と通常の状態で使用されるLSIのセンス入力
端子５２に印加する信号により簡単に異るテスト
モードを得ることができる。なお、Ｄフリツプフ
ロツプ５３と５４の出力TF１，TF２の状態の如
可にかかわらず、テスト端子４７を２クロツク以
上ローレベルに保つと、TF１とTF２はともに
“０”となり通常の動作モードとなる。したがつ
て、通常の使用状態の下では、テスト端子４７に
ローレベルの信号を印加しておくならば、仮りに
雑音などによりTF１とTF２が“１”にセツトさ
れることがあつても瞬時に通常の動モードに復帰
する。

以上のようにして第１〜第３のテストモードの
いずれかが設定されるが、各テストモードの下で
のテストは次のようなものとなる。

第１のテストモードでは、第９図で示す回路を
用いるとともに、第７図の端子ｂに出力されるｂ
信号とＡポート、Ｂポートからの信号を切り換え
Ａ，Ｂポートから命令を入力することによつて第
２図のシステムブロツク図で示されるマイクロコ
ンピユータを動作させる。たとえば、ロードイミ
デイエイト命令LI６の場合には、命令コードは
（01010110）であり、この命令コードを第９図で
示すようにＡポート（AI0〜３）とＢポート
（AI0〜３）へ加える。

第１０図は、第１のテストモード（外部命令モ
ード）におけるテスト手順の１例を示す図であ
り、電源投入時（初期）にはアキユムレータ
ACCは不定（△△△△で示す）、Ｅポーは（〇〇
〇〇）である。次に２〜７で示す命令、LI５
（イミデイエイトフイールド５をＡにロードす
る）、Ｅポート出力命令OTE（ＡのデータをＥポ
ートに出力する）、LI１０，OTE，LI５，OTE
を入力するとACCの内容が変化し、これがＥポ
ートに出力される。このＥポートの出力が期待値
通りに変化すれば、ACC、Ｅポートの各ビツト
が上記LI命令、OTE命令によつてセツト、リセ
ツトされることがわかる。

このように、命令（インストラクシヨン）によ
つて、ACCあるいはRAMなどの内部状態を変化
させ、この内部状態の変化を出力ポートに出力さ
せることによつて、第２図にシステムブロツク図
で示したLSIの各部がそれぞれの命令によつて正
しく働いていることをテストする。

第１１図は上記の命令を入力する他の方法を示
す図であり、MOSトランジスタで構成したトラ
ンスフアゲート回路を使用し、センス入力端子４
０のレベルがハイレベルとローレベルであるとき
の２回分けて命令を入力している。

第１２図はこの方法により命令LI６を入力す
るときのタイミング図であり、SNS１はセンス入
力端子４０のレベルを、AI０〜AI３はＡポート
のレベルをＩ１〜Ｉ８は命令コードを示してい
る。

次に、第２のテストモードでは、第７図で示し
たａ端に得られるａ信号によつてテスト専用
ROMがアクセスされる。

第１３図は第２のテストモードで用いる回路を
示す図であり、ａ信号によつてアクセスされるテ
スト専用ROM４９によつて第２図のシステム構
成図で示したLSIは制御される。なお、第２のテ
ストモード（テストルーテンモード）では、ｂ信
号はローレベルであり、第６図で示したマルチプ
レクサ５０はテスト専用ROM４９のデータを出
力するため、Ａポート、Ｂポートの信号は命令と
しては取り扱われず、Ａポート、Ｂポートは通常
の使用状態と同じ機能、すなわち、入力ポートと
しての機能をもつ。なお、テスト専用ROMはイ
ンストラクシヨンマスクROM５の一部にテスト
プログラムを書き込み代用することができる。

第２のテストモードでは、Ａポート、Ｂポート
関係の命令など、第１のテストモードの下では完
全にテストのできない命令を中心にテスト専用
ROMに書き込んだ短いプログラムによつて自己
テストを行う。

以上説明した第１および第２のテストによつ
て、インストラクシヨンマスクROMを除く全機
能、すなわち、全ての命令（インストラクシヨ
ン）が正しく機能するか否かについてのテストを
行う。

さらに、第３のテストモードでは、第７図で示
した回路のｃ端子に発生するｃ信号によつて、第
１４図で示したLSIのマルチプレクサ５１を切り
換え、インストラクシヨンマスクROMの出力を
Ｃポート（出力ポート）CO０〜CO７に発生させ
るようにするとともに、信号ｄによつてプログラ
ムカウンタ１１を、１クロツク毎に＋１づつカウ
ントアツプさせる制御を行う。この制御動作によ
りＣポーCO１〜CO７にはインストラクシヨンマ
スクROM５の内容が１クロツク毎にアドレス順
は出力する。この出力のチエツクによつてインス
トラクシヨンマスクROM５のテストを行う。

このようにして第１〜第３のテストを行うこと
により第２図でシステムブロツク図を示したLSI
に関して、全ての命令が正しく機能するか否かの
確認ならびにインストラクシヨンマスクROMへ
の書き込みが正しいか否かの確認ができ、したが
つて、LSIの良否の判定ができる。

なお、上述したテストの効率をより高めるため
には、LSIの内部状態をマルチプレツクスして出
力する方法を併用すればよい。

第１５図は、プログラムカウンタ１１の内容を
Ｄポート、Ｅポートの２種の出力ポートから出力
させる例を示す図である。図示するようにマルチ
プレクサ５５を設け、ジヤンプ命令などプログラ
ムカウンタ１１が非連続的な命令を実行したとき
のみその内容をＤポートDO０〜DO７，Ｅポート
EO０〜EO２に出力させ、その他の場合には一般
のデータ、すなわちDO０〜DO７データ、EO０
〜EO２データを出力させることによつてテスト
の効率化をはかつている。

さらに、第２図で示したLSIがPLL用回路を内
蔵したものであるとすると、第１６図で示すよう
に、基準カウンタ５６、セレクタカウンタ５７な
らびに位相比較器５８などを内蔵するところとな
る。このようなPLL用回路をテストするために
は、ローパスフイルタ、電圧制御発振器
（VCO）をLSIと組み合せてPLLループを構成
し、その発振周波数（VCO）を測定しなけれ
ばならない。ところでVCOが安定するためには
かなりの時間がかかり、このためVCOを測定
するテスト方法ではLSIのテストに時間がかか
る。

しかしながら、第１７図で示すように、基準カ
ウンタ５６ならびにセレクタカウンタ５７の出力
を、マルチプレクサを用いてテストモードで端子
６０，６１に出力させるならば、これらのカウン
タの機能も短時間でテストできる。なお、図中６
２はローパスフイルタ、６３はVCOである。こ
れらの例ばかりでなく、レジスタ、フラツグなど
LSIの内部状態をテストモードでマルチプレクス
して出力させるならば、テスト効率は向上する。

以上説明したところから明らかなように、本発
明のテスト方法によれば、第１図で示した基本構
成をもつLSIのROMを変更し、各種の専用LSIを
製造しても、各品種個有のROM出力モードのテ
ストと、各品種に共通である外部命令モードなら
びにテストルーチンモードのテストに追加するこ
とによつてLSIの各部の機能を直接チエツクし短
い時間で専用LSIをテストすることが可能にな
る。

なお、LSI用テスタを使用し、テストプログラ
ムによつて上記のLSIをテストするに際しては、
上述した第１〜第３のテストモードのためのテス
トプログラムを製作する必要がある。ところで、
第１のテストモード（外部命令テストモード）な
らびに第２のテストモード（テストルーチンモー
ド）は各品種に共通である。このため、一度製作
しておくならば、ROM内容に変更があつても改
めて製作する必要はない。一方、インストラクシ
ヨンマスクROMへの書き込みは品種の変更にと
もなつて当然変化する。このため、各品種固有の
ROM出力モードのテストのためのプログラムを
製作する必要がある。

本発明のテスト方法では、ROM出力モードで
ROMの内容を一定の順序で出力させることが可
能であるため、本来書き込まれているべきROM
の内容が出力された場合の期待値を求めれば
ROMのテストを行うためのテストプログラムが
完成する。また、このようにROM内容からテス
トプログラムが発生することは、簡単なソフトウ
エアの開発によりテストプログラムの製作をコン
ピユータ化できることを意味している。

例えば、専用LSIのROMプログラムの内容は
LSIを製作するにあたり、磁気テープをコンピユ
ータで処理することによつてテストプラグラムを
容易に製作できる。

さらに本発明のテスト方法では、各部のタイミ
ングならびに動作状態がテスト特有でなく、実使
用状態に極わて近く、しかも各部の機能を詳細に
テストしているため、テストの精度が極めて高い
ものとなる。

【図面の簡単な説明】

第１図は既知のマイクロコンピユータ方式制御
がなされるLSIの基本構成を示す図、第２図は第
１図で示したLSIのシステムブロツク図、第３図
は同LSIを時計制御に応用した場合の構成を示す
図、第４図はデータメモリ部へのデータ領域の割
りつけ状態を示す図、第５図は時計制御のフロチ
ヤート、第６図は本発明のテスト方法を可能にす
るLSIの構成を示す図、第７図はテスト制御部の
回路構成を示す図、第８図はテストモード制御の
タイミングを示す図、第９図は第１のテストモー
ドで使用する回路を示す図、第１０図は第１のテ
ストモードにおけるテスト手順の１例を示す図、
第１１図は命令を入力する方法を示す図、第１２
図は命令LI６を入力するときのタイミング図、
第１３図は第２のテストモードで使用する回路を
示す図、第１４図は第３のテストモードで使用す
る回路を示す図、第１５図はプログラムカウンタ
の内容を出力ポートから出力させる回路を示す
図、第１６図、第１７図はPLL用回路とこれをテ
ストする方法を説明するための図である。１…入力部、２…演算部、３…出力部、４…デ
ータメモリ部、５，７…インストラクシヨンマス
クROM、６…制御部、８１〜８４…ラツチ、９
…インストラクシヨンレジスタ、１０１〜１０
４，５０，５１，５５…マルチプレクサ、１１…
プログラムカウンタ、１２…スタツク、１３…ス
タツクポインタ、１４…インストラクシヨン・プ
ログラマブル・ロジツクアレイ、１５…RAM、
１６…Ｘレジスタ、１７…Ｙレジスタ、１８…論
理演算ユニツト、１９…ツルース／コンプリメン
ト、２０…アキユムレータ、２１…テンポラリレ
ジスタ、２２…プログラムステータス、２３…キ
ヤリフラツグ、２４…ゼロフラツグ、２５，２６
…データバス、２７〜２９…コンペア、３０…プ
ログラマブルロジツクアレイ、３１…デコーダ、
３２…ゲート、３３…カウンタエネーブル／デイ
スエーブルフリツプフロツプ、３４…カウンタ、
３５…センスフリツプフロツプ、３６…同期化回
路、３７…クロツクゼネレータ、３８，３９…セ
ンス入力端子、４０…カウンタセレクト入力端
子、４１…オシレータ入力端子、４２…リセツト
入力端子、４４，４５…電源入力端子、４６…時
計表示部、４７…テスト端子、４９…テスト専用
ROM、５２…センス入力端子、５３，５４…Ｄ
フリツプフロツプ、５６…基準カウンタ、５７…
セレクタカウンタ、５８…位相比較器、６０，６
１…テストモード端子、６２…ローパスフイル
タ、６３…VCO。

Claims

【特許請求の範囲】１大規模集積回路にテストモード専用の１本の
テスト端子と、通常の使用状態で入力端子として
使用する端子からインストラクシヨンメモリにか
わつて制御部へ信号を直接入力する入力手段と、
インストラクシヨンマスクROMの内容変更の影
響を受けることなく内容が一定であるテスト専用
ROMと、通常の使用状態で入出力端子として使
用する端子から上記インストラクシヨンマスク
ROMの内容を出力させる出力手段を付加すると
ともに、上記のテスト端子と入出力端子とに印加
する時間的履歴を含めた信号の組み合せで少くと
も３種のテストモードを制御し、第１のテストモ
ードでは前記の入力手段を介して外部から制御部
へ直接信号を加え、ROMを除く各部を動作させ
てテストを行い、第２のテストモードでは上記の
出力手段を介してROMの内容を出力させて書き
込みの正誤をテストし、さらに第３のテストモー
ドでは前記テスト専用ROMをアクセスし、同テ
スト専用ROMにより大規模集積回路を制御して
残余のテストを行うことを特徴とする大規模集積
回路装置のテスト方法。２テストモードでの内部状態の出力が通常使用
状態で使用する端子からなされることを特徴とす
る特許請求の範囲第１項に記載の大規模集積回路
装置のテスト方法。