JPS6211791B2

JPS6211791B2 -

Info

Publication number: JPS6211791B2
Application number: JP55104477A
Authority: JP
Inventors: Hiroyuki Tango
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-07-30
Filing date: 1980-07-30
Publication date: 1987-03-14
Also published as: JPS5730364A

Description

【発明の詳細な説明】本発明は絶縁基板上の半導体層に素子を形成し
た構造の半導体装置の製造方法に関する。

一般に、絶縁基板上に半導体層を設けた構造の
もの、例えばSOS（シリコン・オン・サフアイ
ア）におけるシリコン層の結晶性はバルクシリコ
ンに比べて相当劣つている。具体的にはSOSのシ
リコン層の結晶欠陥密度は10⁸〜10⁹／cm²存在し、
これはサフアイアとシリコンの結晶構造の相違に
よるミスフイツトに起因する。このように、結晶
欠陥密度が大きいことはキヤリアのライフタイム
を短かくし、バルクシリコンに比べて２〜３桁小
さい値となる。こうしたことは、SOSデバイスが
多数キヤリアを使用して動作する場合には問題な
いが、少数キヤリアを使用して動作させる場合に
は生成、再結合電流を増加させ、デバイス特性を
劣化させる。このため、SOS技術を用いたデバイ
スではスタテイツク回路形式のMOS集積回路に
製品開発の的がしぼられており、ダイナミツク回
路形式のMOS集積回路やバイポーラ集積回路の
開発が行なわれていない。

また、SOSのシリコン層には、結晶成長の冷却
時にシリコンとサフアイアの熱膨張差により圧縮
歪が入ること、前記の如く結晶欠陥密度が大きい
こと、のためにシリコン層中のキヤリアの移動度
がバルクシリコンに比べて小さくなる。移動度に
影響を与えるこれらの二つの因子のうち、前者の
圧縮歪による因子は物理的にシリコン層のバンド
構造が悪化することなので、本質的に結晶方位の
選択という他は改善の余地がないが、後者の結晶
欠陥密度を減少させることは結晶成長技術的には
可能になつてきている。こうした結晶成長技術の
改善の一つとして、SOS結晶成長条件を最適化す
ることが行なわれている。結晶成長条件として
は、結晶成長温度、結晶成長速度、結晶成
長用シランガスや雰囲気ガスの純度等があり、こ
れらの最適化が必要である。しかしながら、この
ような条件を最適化した状態で結晶成長させて
も、得られたシリコン層中にかなりの量の結晶欠
陥が存在し、これよりデバイスを製造したとして
も特性の改善化が難しい。い。これに対し、本発
明者は上記問題点を克服すべく種々研究した結
果、絶縁基板上に素子形成に適した薄い膜厚
（0.2〜0.4μｍ程度）の半導体層を気相成長法等
により成長させ、この半導体層にシリコン、ゲル
マニウム、不活性物質等を該半導体層中或いは絶
縁基板の界面付近にイオン注入することによつ
て、半導体層表面を比較的良質な結晶にしたまま
でその深部を非晶質化し、この後熱処理を施すこ
とにより絶縁基板表面と別個の結晶性の良好な半
導体層表面を種として固相結晶成長でき、絶縁基
板上に結晶性を有する薄い半導体層を形成でき
た。こうして形成した半導体層は従来の結晶成長
条件を最適化して得た半導体層に比べて結晶欠陥
密度を減少できるが、デバイス製造用の基体とし
て考えた場合、結晶欠陥密度、結晶性の点でかな
らずしも十分満足するものではなかつた。

そこで、本発明者は上記問題点を踏えて更に鋭
意研究した結果、絶縁基板上に成長させる半導体
層表面の結晶性はその膜厚が厚い程良好になるこ
とに着目し、絶縁基板上に十分厚い半導体層を気
相成長法等により成長させ、この半導体層に前述
したのと同様、シリコン等のイオン注入、熱処理
を施すことによつて、極めて良質な結晶性を有す
る半導体層表面を種として固有結晶成長し、結晶
性が優れ、キヤリア移動度が高く厚い半導体層を
得ることができることを究明した。但し、こうし
て形成された半導体層は厚く、素子を形成する際
の微細化等の障害となることから、少なくとも半
導体層の一部を膜厚方向にエツチングし、薄い半
導体層領域に素子を形成することによつて、電気
特性等が格段に優れ、高集積化が可能な半導体装
置を製造し得る方法を見い出した。

すなわち、本発明は絶縁体上に厚い半導体層を
成長させる工程と、この半導体層にシリコン、ゲ
ルマニウムもしくは不活性物質をイオン注入する
工程と、半導体層を熱処理して固有結晶成長させ
た後半導体層の少なくとも一部を膜厚方向にエツ
チングする工程と、エツチングされた膜厚の薄い
半導体層領域に素子を形成する工程とを具備した
ことを特徴とするものである。

本発明に用いる絶縁体としては、例えば単結晶
質のサフアイア、スピネルの基板、或いは非晶質
のサフアイア、スピネル、ガラスの基板、もしく
は半導体基板上に設けられるシリコン酸化膜、シ
リコン窒化膜などの絶縁膜等を挙げることができ
る。但し、絶縁体として単結晶質のサフアイア、
スピネルの基板を用いると、半導体層の成長に際
し表面がより良好な結晶性を有する半導体層を形
成できるため有効である。

本発明における半導体層の成長に際しては、結
晶性の優れた表面を有する半導体層を形成するこ
とから、十分な膜厚にするとが必要である。かか
る半導体層は成長条件により若干ばらつきがある
が、２〜10μｍ程度以上の膜厚にすると、表面結
晶性が最大となることから、結晶性の許容範囲を
考慮して1.0μｍ以上にすることが望ましい。こ
の半導体層の成長手段としては、絶縁体が単結晶
質の場合はエピタキシヤル成長法を、絶縁体が非
晶質の場合は通常の気相成長法を採用すればよ
い。

本発明におけるイオン注入は半導体層の表面を
結晶状態に保持し、深部（層中或いは絶縁体界面
付近）を非晶質化し、該表面の結晶を種として固
相結晶成長できる構造にするために行なう。かか
る注入に用いる不純物としては、シリコン、ゲル
マニウム或いはアルゴンなどの不活性物質が適し
ている。

本発明における熱処理は半導体層表面の結晶を
種とし、深部の非晶質部分を固相結晶成長させる
ために行なうものである。かかる熱処理手段とし
ては、例えば通常の加熱処理方法、或いはレーザ
ビーム、電子ビームなどのエネルギービームを照
射して加熱する方法等を採用し得る。

本発明におけるエツチングは厚い半導体層の少
なくとも素子形成領域を薄くして素子の微細化、
高周波特性向上等に適した膜厚にするために行な
う。但し、厚い半導体層の一部のみを膜厚方向に
エツチングし、他の領域を厚いままで残せば、こ
の厚い半導体領域を薄い半導体層領域とは異なる
機能部（例えば低抵抗配線、高耐圧素子等）とし
て利用できる。

次に、本発明の実施例を図面を参照して説明す
る。

実施例１〔〕まず、第１図ａに示す如く（１１02）面
を有する単結晶サフアイア基板１上にシランを
950℃で気相エピタキシヤル成長させて厚さ1.0
μｍの結晶性のシリコン層２を成長させた。こ
れにより得たシリコン層２は表面の結晶性が深
部に比べて格段に優れたものであつた。

〔〕次いで、シリコン層２にシリコンを加速
電圧560keV、ドーズ量１×10¹⁵／cm²の条件で
イオン注入した。この場合、チヤンネルリング
を起こさないようにサフアイア基板１をイオン
ビームに対して７゜傾けて行なつた。このよう
なイオン注入により第１図ｂに示す如くシリコ
ン層２の表面はas―grow状態の良質な結晶が
残り、深い部分は非晶質シリコン３′となつ
た。なお、シリコンのイオン注入の際、加速電
圧、ドーズ量が高いため、シリコン層２が100
℃以上に加熱され、このイオン注入時に不完全
な固相結晶成長が起こるという不都合さを生じ
る。こうした場合は、液体窒素により77〓に冷
却するか、フレオンガス冷媒により冷却する
か、いずれかによりシリコン層２を冷却して低
温に保持することが必要である。ひきつづき、
N₂ガス雰囲気中で560℃の温度下にて２時間熱
処理した。この時、シリコン層２表面の良質な
シリコン結晶を種として、非晶質シリコンの固
相結晶成長が約100Å／minの速度で起こり、
エピタキシヤル成長時の良質な表面結晶性が全
体に亘つて波及され、結晶性が格段優れたシリ
コン層２′が形成された。

〔〕次いで、固相結晶成長シリコン層２′の素
子形成予定部をKOHをエツチヤントした写真
蝕刻法により膜厚方向に0.7μｍ選択エツチン
グして厚さ0.3μｍの薄いシリコン層領域４を
形成した。ひきつづき、薄いシリコン層領域４
にボロンと砒素を選択的にドービングしてｐ型
領域５、ｎ型領域６を形成してｐ―ｎ接合のダ
イオードを作製した。その後、ｐ型領域５に接
する側の厚い（膜厚1.0μｍ）のシリコン層
２′部分にボロンを高濃度ドーピングし、更に
ｎ型領域６に接する側の厚いシリコン層２′部
分に砒素を高濃度ドーピングしてp⁺型領域
７、n⁺型領域８を形成した（第１図ｃ図示）。

本実施例１で得られたｐ―ｎ接合のダイオード
は薄いシリコン層領域２′（通常、サフアイア界
面近くでは結晶性が悪い）に作製されたにもかか
わらず、結晶性が格段に改良されているために、
逆方向耐圧が高く、逆方向リーク電流も小さくな
つた。また、ｐ―ｎ接合のダイオードは接合面積
が小さく、これに伴なつて接合容量も小さくでき
るので、超高周波用ダイオードとして利用でき
た。しかも、厚いシリコン層部分に形成された
p⁺型領域７、n⁺型領域８を電極取出し、或いは
配線として利用できる。配線として利用すれば、
抵抗を下げることができ、高速動作が可能とな
る。

更に、上記実施例１においてｐ型領域５とｎ型
領域６の間にｉ層（イントリンシツク層）を形成
してｐ―ｉ―ｎ型（又はｐ―ｖ―ｎ型、ｐ―π―
ｎ型）にすれば、超高周波用pinダイオードの製
造も可能となる。

実施例２前記実施例１で得られたサフアイア基板１上の
固相結晶成長シリコン層２′における薄いシリコ
ン層領域４にボロンをドーピングしてｐ型とし、
この領域４上にゲート酸化膜９を介して多結晶シ
リコンからなるゲート電極１０を形成した。ひき
つづき、ゲート電極１０をマスクとしてｐ型のシ
リコン層領域４に砒素を選択的にドーピングして
ｎ型のソース１１、ドレイン１２を形成してｎチ
ヤンネルMOSトランジスタを形成した。その
後、ソース、ドレイン１１，１２側の厚いシリコ
ン層部分に砒素を高濃度ドーピングしてn⁺領域
８_１，８_２を形成した（第２図図示）。

本実施例２により得たMOSトランジスタはソ
ース、ドレイン及びチヤンネル領域を形成した薄
いシリコン層領域４の結晶性が極めて良好である
ため、ドレイン耐圧の向上、ドレインリーク電流
の減少、移動度の向上等を達成できた。しかも薄
いシリコン層領域にソース、ドレインを形成する
ことによる接合容量の減少、n⁺型領域８_１，８
_２をソース、ドレインの取出し電極とすることに
よる抵抵抗によつて高速動作が可能なMOSトラ
ンジスタを得ることができた。更に、こうした構
造を集積回路に適用することによつて高集積化が
期待できる。

実施例３前記実施例１で得られたサフアイア基板１上の
固相結晶成長シリコン層２′を選択的に膜厚方向
にエツチングして厚さ0.4μｍの薄いシリコン層
領域４′を形成した。次いでシリコン層領域４′に
砒素を選択的にドープしてｎ型のコレクタ領域と
し、更に同領域内にボロンを選択的にドーピング
してｐ型ベース領域１３を、同ベース領域１３内
にn⁺型エミツタ領域１４を形成してnpn型バイポ
ーラトランジスタを作製した。その後コレクタ領
域と接する厚いシリコン層部分に砒素を高濃度ド
ーピングしてコレクタ取出し電極としてのn⁺領
域８′を形成した（第３図図示）。

得られたnpnバイポーラトランジスタはエミツ
タ注入効率等が高く電流増幅率が著しく改善され
た。

実施例４前記実施例１で得られたサフアイア基板１上の
固相結晶成長シリコン層を選択的に膜厚方向にエ
ツチングして厚さ0.4μｍの薄いシリコン層領域
４′を形成した。次いで全面に砒素をドーピング
してｎ型とした後、ｎ型の薄いシリコン領域４′
の一部にボロン、砒素、ボロンを選択的にドーピ
ングしてｐ型領域５_１、ｎ型領域６′、ｐ型領域
５_２を順次形成したところ、スイツチングスピー
ドが極めて速いｐ―ｎ―ｐ―ｎスイツチ
（SCR）を作製できた。

なお、本発明により製造される半導体装置の半
導体層は上記実施例１〜４の構造に限定されな
い。例えば第５図に示す如く、サフアイア基板１
の固相結晶成長シリコン層２′を選択エツチング
して薄いシリコン層領域４を形成した後、この上
にエピタキシヤル層１５を形成した構造のものを
用いて半導体装置を作製してもよい。第６図に示
す如くサフアイア基板１の固相結晶成長シリコン
層２′を選択エツチングして薄いシリコン層領域
４を形成し、このシリコン層２′全面にSi₃N₄，
SiO₂，Al₂O₃などの絶縁層１６を設けた後、この
絶縁層１６上に実施例１に準じて固相結晶成長シ
リコン層１７を形成した構造のものを用いてもよ
い。こうした構造においては下の固相結晶成長シ
リコン層２′の薄いシリコン層領域４と上層の固
相結晶成長シリコン層１７の両方に素子を形成で
き、三次元的な集積回路の製造が可能となる。

以上詳述した如く、本発明によれば以下に列挙
する種々の効果を有する半導体装置を製造でき
る。

(1) 良好な結晶状態を維持しつつ微小面積のｐ―
ｎ接合が可能となるため、ｐ―ｎ接合容量を減
少でき超高周波用に適し、かつ高速度で高密度
の集積回路を製造できる。

(2) 結晶性の改善によりリーク電流の減少、耐圧
向上及びキヤリアのライフタイムの向上を達成
できるため高性能のデバイスの製造が可能とな
ると共に、少数キヤリアを用いて動作させる
MOSダイナミツクRAM、バイポーラデバイ
ス、ｐ―ｎ―ｐ―ｎスイツチ素子等をも製造可
能となる。

(3) SOS構造のデバイスにとつてシリコン層の膜
厚が薄くなつた場合、配線抵抗を、いかに下げ
るかが非常に大きな問題となる。これに対し、
厚い半導体層をエツチングして薄い半導体層領
域を形成する際、厚い半導体層が残るようにエ
ツチングし、厚い半導体層部分をn⁺型、p⁺型
にして配線に利用すれば、素子形成領域を薄く
しても層抵抗の増大をきたさず、超高速LSIに
非常に有効である。

(4) 膜厚方向に二層以上の固相結晶成長した半導
体層を形成すれば段差の少ない三次元集積回路
を製造できる。

【図面の簡単な説明】

第１図ａ〜ｃは本発明の実施例１におけるダイ
オードの製造工程を示す断面図、第２〜第４図は
夫々本発明の実施例２〜４により得られたMOS
トランジスタ、バイポーラトランジスタ、ｐ―ｎ
―ｐ―ｎスイツチ素子を示す断面図、第５図，第
６図は本発明の変形例を示すSOSの断面図であ
る。１…サフアイア基板（絶縁体）、２…シリコン
層、２′…固相結晶成長シリコン層、３…非晶質
シリコン層、４…薄いシリコン層領域、５，５
_１，５_２…ｐ型領域、６，６′…ｎ型領域、１０
…ゲート電極、１１…ｎ型ソース、１２…ｎ型ド
レイン、１３…ｐ型ベース領域、１４…n⁺型エ
ミツタ領域。

Claims

【特許請求の範囲】

１絶縁体上に厚い半導体層を成長させる工程
と、この半導体層にシリコン、ゲルマニウムもし
くは不活性物質をイオン注入する工程と、半導体
層を熱処理して固相結晶成長させた後、半導体層
の少なくとも一部を膜厚方向にエツチングする工
程と、エツチングされた膜厚の薄い半導体層領域
に素子を形成する工程とを具備したことを特徴と
する半導体装置の製造方法。