JPS6217386B2 - - Google Patents
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- JPS6217386B2 JPS6217386B2 JP54165494A JP16549479A JPS6217386B2 JP S6217386 B2 JPS6217386 B2 JP S6217386B2 JP 54165494 A JP54165494 A JP 54165494A JP 16549479 A JP16549479 A JP 16549479A JP S6217386 B2 JPS6217386 B2 JP S6217386B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- region
- oxide film
- layer
- opposite conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
この発明はI2L（Integrated Injection Logic）
ゲートを集積してなる半導体集積回路に関する。
ゲートを集積してなる半導体集積回路に関する。
I2Lはいわゆる逆構造形のバーテイカルトラン
ジスタと、このトランジスタのベースをコレクタ
とする上記トランジスタとは相補形のラテラルト
ランジスタとの複合構造をもつた論理素子であ
る。この論理素子はラテラルトランジスタは前記
逆構造バーテイカルトランジスタのベースに電荷
を注入するインジエクタとして作用し、逆構造バ
ーテイカルトランジスタがインバータとして動作
するものである。従つて論理振幅が小さく、高速
且つ低消費電力の動作が可能な素子として近年注
目されている。また素子間分離が不必要なので集
積度が高く、大規模集積回路への応用に適してい
る。さらにI2Lは、バイポーラプロセス技術であ
ることから、同一チツプ上に容易に他のバイポー
ラ回路、たとえばリニア回路やECL回路と共存
させることができ、複合機能集積回路が実現でき
る。
ジスタと、このトランジスタのベースをコレクタ
とする上記トランジスタとは相補形のラテラルト
ランジスタとの複合構造をもつた論理素子であ
る。この論理素子はラテラルトランジスタは前記
逆構造バーテイカルトランジスタのベースに電荷
を注入するインジエクタとして作用し、逆構造バ
ーテイカルトランジスタがインバータとして動作
するものである。従つて論理振幅が小さく、高速
且つ低消費電力の動作が可能な素子として近年注
目されている。また素子間分離が不必要なので集
積度が高く、大規模集積回路への応用に適してい
る。さらにI2Lは、バイポーラプロセス技術であ
ることから、同一チツプ上に容易に他のバイポー
ラ回路、たとえばリニア回路やECL回路と共存
させることができ、複合機能集積回路が実現でき
る。
このようなI2Lを高速動作させるための方法に
ついては多くの研究がなされているが、スイツチ
ングトランジスタのエミツタ及びベース領域に蓄
積されている少数キヤリアを前段のスイツチング
トランジスタがシンクする時間、いわゆる少数キ
ヤリアの蓄積時間を小さくすることが重要である
という説明がたとえばIEEE Journal of Solid―
State Circuits、Vol.SC―14、No.２、April
1979、第327〜336頁でなされている。この少数キ
ヤリアの蓄積を少なくするためには、エピタキシ
ヤル半導体層及びエミツタ層の濃度プロフアイル
を最適化することに加えて、少数キヤリアの蓄積
される領域を必要最少限にすることが効果的であ
る。その方法として、第１図に示すような構造が
考えられる。１はＰ型シリコン基板、２はＮ型高
不純物濃度埋込み層、３はＮ型エピタキシヤル
層、４はシリコン酸化膜、５はＰ型領域、６はＮ
型高不純物濃度領域、７はポリシリコン、８は誘
電体、９は酸化膜、１０はメタル配線である。す
なわち、I2Lゲートは誘電体層４によりかこま
れ、I2Lコレクタn+層と誘電体層４が隣接し、外
部ベース領域５の面積を最少にしている。
ついては多くの研究がなされているが、スイツチ
ングトランジスタのエミツタ及びベース領域に蓄
積されている少数キヤリアを前段のスイツチング
トランジスタがシンクする時間、いわゆる少数キ
ヤリアの蓄積時間を小さくすることが重要である
という説明がたとえばIEEE Journal of Solid―
State Circuits、Vol.SC―14、No.２、April
1979、第327〜336頁でなされている。この少数キ
ヤリアの蓄積を少なくするためには、エピタキシ
ヤル半導体層及びエミツタ層の濃度プロフアイル
を最適化することに加えて、少数キヤリアの蓄積
される領域を必要最少限にすることが効果的であ
る。その方法として、第１図に示すような構造が
考えられる。１はＰ型シリコン基板、２はＮ型高
不純物濃度埋込み層、３はＮ型エピタキシヤル
層、４はシリコン酸化膜、５はＰ型領域、６はＮ
型高不純物濃度領域、７はポリシリコン、８は誘
電体、９は酸化膜、１０はメタル配線である。す
なわち、I2Lゲートは誘電体層４によりかこま
れ、I2Lコレクタn+層と誘電体層４が隣接し、外
部ベース領域５の面積を最少にしている。
このような構造では、低抵抗の外部ベース領域
５は、コレクタ領域６により分断されており、イ
ンジエクタから注入された電荷は、インジエクタ
から遠いコレクタ直下のベース層まで十分に到達
しえないが、第２図に示されているように、各コ
レクタ６に近接してベースコンタクトホール３０
を形成し、金属配線１０で相互接続することによ
り上記問題は解決される。この場合、コレクタ
n+層６の拡散源及びその相互接続にポリシリコ
ン層７を用い、ベースコンタクトの相互接続のた
めの金属配線１０とは立体交差させる。この構造
によれば、コレクタ６面積に比較して、ベース面
積を小さくできるので、I2Lのスイツチング時間
を速くできる。
５は、コレクタ領域６により分断されており、イ
ンジエクタから注入された電荷は、インジエクタ
から遠いコレクタ直下のベース層まで十分に到達
しえないが、第２図に示されているように、各コ
レクタ６に近接してベースコンタクトホール３０
を形成し、金属配線１０で相互接続することによ
り上記問題は解決される。この場合、コレクタ
n+層６の拡散源及びその相互接続にポリシリコ
ン層７を用い、ベースコンタクトの相互接続のた
めの金属配線１０とは立体交差させる。この構造
によれば、コレクタ６面積に比較して、ベース面
積を小さくできるので、I2Lのスイツチング時間
を速くできる。
この様な構造のI2Lにおいて、ベースコンタク
トホール３０をポリシリコン層７に対して、自己
整合的に開口することが出来る。例えば、N+ポ
リシリコン層７とＰ型ベース層５との酸化速度比
が低温で大きくなることを利用すれば、まず全体
を低温で酸化した後に、比較的に酸化膜厚のうす
いＰ型ベース５上のみをエツチングで露出でき
る。ところで、この方法で開口したベースコンタ
クトホール３０領域がn+コレクター拡散層６、
特にn+ポリシリコン層とフイールド部分がクロ
スしているコレクター層と接触し、ベース―コレ
クター間リークの原因や、フイールド部分の酸化
膜がＰ型ベース上の酸化膜をエツチングする間
に、オーバーエツチングされＰ型ベース上の配線
とｎ型エピ層との間にリークが発生する危険が発
生するし、Ｐ型ベース層が浅い場合にはより顕著
になる。これらは、ベースコンタクトホール開口
時のオーバエツチングによつてさらに増大する。
トホール３０をポリシリコン層７に対して、自己
整合的に開口することが出来る。例えば、N+ポ
リシリコン層７とＰ型ベース層５との酸化速度比
が低温で大きくなることを利用すれば、まず全体
を低温で酸化した後に、比較的に酸化膜厚のうす
いＰ型ベース５上のみをエツチングで露出でき
る。ところで、この方法で開口したベースコンタ
クトホール３０領域がn+コレクター拡散層６、
特にn+ポリシリコン層とフイールド部分がクロ
スしているコレクター層と接触し、ベース―コレ
クター間リークの原因や、フイールド部分の酸化
膜がＰ型ベース上の酸化膜をエツチングする間
に、オーバーエツチングされＰ型ベース上の配線
とｎ型エピ層との間にリークが発生する危険が発
生するし、Ｐ型ベース層が浅い場合にはより顕著
になる。これらは、ベースコンタクトホール開口
時のオーバエツチングによつてさらに増大する。
本発明は上記した点に鑑みてなされたものであ
り、I2Lコレクター層拡散源もしくは、コレクタ
ー接続配線に用いるN+ポリシリコンとベースコ
ンタクトホールとの間にオーバーラツプをもうけ
ずに自己整合的に形成して、I2Lゲートの外部ベ
ース領域を小させることにより、I2Lのスイツチ
ングスピードを向上させる方法において、コレク
ターベース間やベース―ｎ型エピタキシヤル層間
のリーク電流の発生を防止することにより、再現
性ある技術たらしめる半導体集積回路の製造方法
を提供するものである。
り、I2Lコレクター層拡散源もしくは、コレクタ
ー接続配線に用いるN+ポリシリコンとベースコ
ンタクトホールとの間にオーバーラツプをもうけ
ずに自己整合的に形成して、I2Lゲートの外部ベ
ース領域を小させることにより、I2Lのスイツチ
ングスピードを向上させる方法において、コレク
ターベース間やベース―ｎ型エピタキシヤル層間
のリーク電流の発生を防止することにより、再現
性ある技術たらしめる半導体集積回路の製造方法
を提供するものである。
この発明の骨子は、I2Lスイツチングトランジ
スタのベースコンタクトホール領域をベース層よ
りも内側に形成し、かつこの中に、n+ポリシリ
コン層を酸化したシリコン酸化膜を介したn+コ
レクター層を含んだことを特徴とし、この開口部
上に設けた金属配線がN+コレクター層と接触す
ることを防いだことにある。
スタのベースコンタクトホール領域をベース層よ
りも内側に形成し、かつこの中に、n+ポリシリ
コン層を酸化したシリコン酸化膜を介したn+コ
レクター層を含んだことを特徴とし、この開口部
上に設けた金属配線がN+コレクター層と接触す
ることを防いだことにある。
以下、この発明の一実施例を図面を参照して説
明する。
明する。
先ず第３図に示よすように、単結晶Ｐ型シリコ
ン基板１にＮ型高不純物濃度層２及びＮ型エピタ
キシヤル層３を形成し、さらに選択酸化したフイ
ールド酸化膜４を形成する。そして拡散マスクと
なる誘電体層８を設け、拡散によりI2Lのインジ
エクタ及びベース層となるＰ型半導体層５を形成
し、その上に砒素をドープした多結晶シリコン層
７を選択的に設ける。
ン基板１にＮ型高不純物濃度層２及びＮ型エピタ
キシヤル層３を形成し、さらに選択酸化したフイ
ールド酸化膜４を形成する。そして拡散マスクと
なる誘電体層８を設け、拡散によりI2Lのインジ
エクタ及びベース層となるＰ型半導体層５を形成
し、その上に砒素をドープした多結晶シリコン層
７を選択的に設ける。
次に半導体層５（半導体領域）及び多結晶シリ
コン層７を酸化した後の断面を第４図に示す。こ
の多結晶シリコン層７は、I2Ln+コレクタ層を形
成するための拡散源として用い、たとえば、砒素
が1021／cm3以上ドープされている。このため、低
温でウエツト酸化すると、n+多結晶層７の酸化
速度は、Ｐ型半導体層５上の酸化速度よりも１桁
以上速くでき、たとえば、n+多結晶層７上の酸
化膜厚を3000Å、Ｐ型半導体層５上の酸化膜厚を
300Å程度にすることができる。
コン層７を酸化した後の断面を第４図に示す。こ
の多結晶シリコン層７は、I2Ln+コレクタ層を形
成するための拡散源として用い、たとえば、砒素
が1021／cm3以上ドープされている。このため、低
温でウエツト酸化すると、n+多結晶層７の酸化
速度は、Ｐ型半導体層５上の酸化速度よりも１桁
以上速くでき、たとえば、n+多結晶層７上の酸
化膜厚を3000Å、Ｐ型半導体層５上の酸化膜厚を
300Å程度にすることができる。
次に第５図に示すごとく砒素をドープした多結
晶シリコン層７より砒素を拡散し、n+I2Lのコレ
クター層を形成する。ｐ型ベース層５とＮ型エピ
タキシヤル層３との間に形成されるPN接合端部
よりＰ型ベース層５の表面側にかけて薄い酸化膜
周縁を被うようにレジストマスク１１を形成し、
前記酸化膜全体にエツチングを施すことにより、
第６図に示すように前記薄い酸化膜周縁部は残存
させてそのＰ型ベース層の内側部分の薄い酸化膜
を剥離し、Ｐ型ベース層の一部表面を露出させ
る。このエツチングにおいて、多結晶シリコン層
７表面の厚い酸化膜もエツチングされるもその厚
さが厚いため残存する。又この工程における半導
体基板の平面パターンを第７図に示す。Ｐ型ベー
ス層５上のみ露出されており、この領域１２内に
あるN+多結晶シリコン層７は、必ずこのN+多結
晶シリコンを酸化したシリコン酸化膜９でおおわ
れている。
晶シリコン層７より砒素を拡散し、n+I2Lのコレ
クター層を形成する。ｐ型ベース層５とＮ型エピ
タキシヤル層３との間に形成されるPN接合端部
よりＰ型ベース層５の表面側にかけて薄い酸化膜
周縁を被うようにレジストマスク１１を形成し、
前記酸化膜全体にエツチングを施すことにより、
第６図に示すように前記薄い酸化膜周縁部は残存
させてそのＰ型ベース層の内側部分の薄い酸化膜
を剥離し、Ｐ型ベース層の一部表面を露出させ
る。このエツチングにおいて、多結晶シリコン層
７表面の厚い酸化膜もエツチングされるもその厚
さが厚いため残存する。又この工程における半導
体基板の平面パターンを第７図に示す。Ｐ型ベー
ス層５上のみ露出されており、この領域１２内に
あるN+多結晶シリコン層７は、必ずこのN+多結
晶シリコンを酸化したシリコン酸化膜９でおおわ
れている。
次にＰ型ベース層５の一部のシリコン酸化膜の
みエツチングにより剥離したのちに前記Ｐ型ベー
スの露出された面に金属配線１０を接続し、この
金属配線１０は更に、前記残存する厚い酸化膜を
介して多結晶シリコン層７上にまで延在して設け
られている。即ちこの金属配線１０はいわゆるベ
ース層などの素子領域上に形成されることにな
り、更に多の配線との接続のためのコンタクト部
をこの素子領域上にとらせることができ、集積回
路の高密度化に役立つ。
みエツチングにより剥離したのちに前記Ｐ型ベー
スの露出された面に金属配線１０を接続し、この
金属配線１０は更に、前記残存する厚い酸化膜を
介して多結晶シリコン層７上にまで延在して設け
られている。即ちこの金属配線１０はいわゆるベ
ース層などの素子領域上に形成されることにな
り、更に多の配線との接続のためのコンタクト部
をこの素子領域上にとらせることができ、集積回
路の高密度化に役立つ。
以上の工程において、形成されたベース層及び
インジエクター層５のコンタクトホール３０がベ
ース層周辺から余裕を取つてあるために、即ち、
ベース層の周縁部における薄い酸化膜が残存させ
てあるために、ベース層上のシリコン酸化膜のエ
ツチング工程によるフイールド部分のシリコン酸
化膜のへりや、フイールドとN+多結晶シリコン
が交差している段差部分のN+多結晶シリコン層
７上のシリコン酸化膜のへり等によるI2Lのベー
スとコレクターのシヨートもしくはリーク電流の
発生もしくは、I2LのベースとＮエピタキシヤル
層とのシヨートもしくはリーク電流の発生を防止
でき、この工程によるI2Lを歩留りよく製造出来
る。第９図は、上記実施例により作られたI2Lの
リングオシレータによる電力―遅延曲線である。
伝播遅延速度tpdは最小値1nsec以下であり、従
来のI2Lに比べきわめて高速である。
インジエクター層５のコンタクトホール３０がベ
ース層周辺から余裕を取つてあるために、即ち、
ベース層の周縁部における薄い酸化膜が残存させ
てあるために、ベース層上のシリコン酸化膜のエ
ツチング工程によるフイールド部分のシリコン酸
化膜のへりや、フイールドとN+多結晶シリコン
が交差している段差部分のN+多結晶シリコン層
７上のシリコン酸化膜のへり等によるI2Lのベー
スとコレクターのシヨートもしくはリーク電流の
発生もしくは、I2LのベースとＮエピタキシヤル
層とのシヨートもしくはリーク電流の発生を防止
でき、この工程によるI2Lを歩留りよく製造出来
る。第９図は、上記実施例により作られたI2Lの
リングオシレータによる電力―遅延曲線である。
伝播遅延速度tpdは最小値1nsec以下であり、従
来のI2Lに比べきわめて高速である。
以上本発明により、きわめて高速のI2Lをコレ
クターとベース、ベースとｎ型エピタキシヤル層
とのシヨートを防いて歩留りよく製造出来る。
クターとベース、ベースとｎ型エピタキシヤル層
とのシヨートを防いて歩留りよく製造出来る。
尚、上述した実施例では、低温でN+多結晶シ
リコン７上に比較的に厚い酸化膜、Ｐ型ベース層
５上に比較的うすい酸化膜を形成したのち、Ｐ型
ベース層５上の一部のシリコン酸化膜をエツチン
グ剥離したが、その前にシリコン酸化膜上に誘電
体層、たとえば窒化シリコン膜を堆積してからベ
ースコンタクトホール３０を開口せしめてもよ
い。この場合窒化シリコン膜を使うことにより信
頼性等が向上する。特にI2Lのラテラルpnpトラ
ンジスタのベース部分（ｎ型エピタキシヤル層
３）が窒化シリコンでおおわれるのでI2Lのラテ
ラルpnpトランジスタの不純物混入、パツケージ
からの汚染等による特性劣化が防止出来る。上述
した実施例では、砒素ドープ多結晶シリコン７を
用いたが、リンなどの他のアクセプタ―不純物を
ドープした多結晶シリコンを用いてもよいし、そ
の酸化条件もウエツト酸化に限らずドライ酸化等
でおこなつても可能である。
リコン７上に比較的に厚い酸化膜、Ｐ型ベース層
５上に比較的うすい酸化膜を形成したのち、Ｐ型
ベース層５上の一部のシリコン酸化膜をエツチン
グ剥離したが、その前にシリコン酸化膜上に誘電
体層、たとえば窒化シリコン膜を堆積してからベ
ースコンタクトホール３０を開口せしめてもよ
い。この場合窒化シリコン膜を使うことにより信
頼性等が向上する。特にI2Lのラテラルpnpトラ
ンジスタのベース部分（ｎ型エピタキシヤル層
３）が窒化シリコンでおおわれるのでI2Lのラテ
ラルpnpトランジスタの不純物混入、パツケージ
からの汚染等による特性劣化が防止出来る。上述
した実施例では、砒素ドープ多結晶シリコン７を
用いたが、リンなどの他のアクセプタ―不純物を
ドープした多結晶シリコンを用いてもよいし、そ
の酸化条件もウエツト酸化に限らずドライ酸化等
でおこなつても可能である。
第１図は、IILゲートの断面図、第２図は同平
面図、第３図〜第８図は本発明の一実施例の各製
造工程に於けるIILゲート断面図、第９図は本発
明により製造されたIILゲートのゲート当りのイ
ンジエクタ電流と伝播遅延速度の関係を示す特性
図である。 １…Ｐ型シリコン基板、２…N+埋込み層、３
…Ｎエピタキシヤル層、４…シリコン酸化膜、５
…Ｐ層、６…N+層、７…N+ポリシリコン、８…
誘電体層、９…シリコン及びN+ポリシリコン酸
化膜、１０…メタル配線、１１…レジスト。
面図、第３図〜第８図は本発明の一実施例の各製
造工程に於けるIILゲート断面図、第９図は本発
明により製造されたIILゲートのゲート当りのイ
ンジエクタ電流と伝播遅延速度の関係を示す特性
図である。 １…Ｐ型シリコン基板、２…N+埋込み層、３
…Ｎエピタキシヤル層、４…シリコン酸化膜、５
…Ｐ層、６…N+層、７…N+ポリシリコン、８…
誘電体層、９…シリコン及びN+ポリシリコン酸
化膜、１０…メタル配線、１１…レジスト。
Claims (1)
- 【特許請求の範囲】 １ １導電型単結晶半導体層の素子形成予定領域
の一部表面から内部にかけて反対導電型領域を導
入して、これら半導体層と反対導電型領域との間
に存在し前記表面に端部が延びているPN接合を
形成する工程と、この反対導電型領域の一部に、
１導電型の不純物を含む多結晶シリコン層からな
る第１配線を形成する工程と、前記多結晶シリコ
ン層表面及び反対導電型領域表面を酸化させて、
この多結晶シリコン層の表面に厚い第１酸化膜を
形成し、反対導電型領域表面に薄い第２酸化膜を
形成する工程と、前記多結晶シリコン層を拡散源
として１導電型の不純物を前記反対導電型領域に
導入して１導電型領域を形成する工程と、前記
PN接合端部上に位置する第２酸化膜の部分には
マスクを施した状態で前記第１及び第２酸化膜に
エツチングを施して、前記反対導電型領域の一部
表面を露出させる程度に第２酸化膜を除去し第１
酸化膜は残存させる工程と、前記反対導電型領域
の露出された面に接続されかつ前記第１配線上
に、残存する前記第１酸化膜を介して延在された
第２配線を形成する工程とを具備してなる半導体
集積回路の製造方法。 ２ 前記１導電型半導体層はIILゲートのNPNト
ランジスタのエミツタ、反対導電型領域は前記
NPNトランジスタのベースを構成し、前記多結
晶シリコン層からの１導電型不純物の拡散により
前記反対導電型領域中に形成された前記１導電型
領域が前記NPNトランジスタのコレクタを構成
することを特徴とする特許請求の範囲第１項記載
の半導体集積回路の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16549479A JPS5688352A (en) | 1979-12-21 | 1979-12-21 | Manufacture of semiconductor integrated circuit |
| US06/210,759 US4404737A (en) | 1979-11-29 | 1980-11-28 | Method for manufacturing a semiconductor integrated circuit utilizing polycrystalline silicon deposition, oxidation and etching |
| EP80304302A EP0030147B1 (en) | 1979-11-29 | 1980-11-28 | Method for manufacturing a semiconductor integrated circuit |
| DE8080304302T DE3063191D1 (en) | 1979-11-29 | 1980-11-28 | Method for manufacturing a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16549479A JPS5688352A (en) | 1979-12-21 | 1979-12-21 | Manufacture of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5688352A JPS5688352A (en) | 1981-07-17 |
| JPS6217386B2 true JPS6217386B2 (ja) | 1987-04-17 |
Family
ID=15813457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16549479A Granted JPS5688352A (en) | 1979-11-29 | 1979-12-21 | Manufacture of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5688352A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117579A (en) * | 1976-03-30 | 1977-10-03 | Nec Corp | Semiconductor device |
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS53142196A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Bipolar type semiconductor device |
| JPS5852352B2 (ja) * | 1977-12-14 | 1983-11-22 | 日本電信電話株式会社 | 電界効果型トランジスタの製法 |
-
1979
- 1979-12-21 JP JP16549479A patent/JPS5688352A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5688352A (en) | 1981-07-17 |
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