JPS6218066B2 - - Google Patents

Description

請求の範囲 １ 複数のメモリを含む選択的にアドレス可能な
ストレージ手段と、 前記メモリをアドレスして、選択されたメモリ
データをそこから読出すためのアドレス手段とを
備え、 前記選択されたメモリデータは、前記選択され
たメモリデータ内に少なくとも１ビツトエラーが
存在するかどうかを決定することが可能なように
選定された複数のチエツクビツトを含み、 各メモリごとに１つずつ設けられ、そこに含ま
れる前記チエツクビツトに応答して、その各メモ
リから読出された選択されたメモリデータにおけ
る１ビツトメモリ読出エラーを検出しかつ訂正す
るための、および１ビツトメモリ読出エラーが検
出されたときにはいつでも訂正されたメモリデー
タを各メモリアドレス内に自動的に再ストアする
ための、ローカルエラー検出および訂正手段と、 その各ローカルエラー検出および訂正手段によ
る訂正なしに、各メモリから読出されたデータが
与えられる共通エラー検出および訂正手段とをさ
らに備え、 前記共通エラー検出および訂正手段は、そこに
与えられる各選択されたメモリデータに含まれる
チエツクビツトに応答して、１ビツトエラーを検
出および訂正するように動作しかつ与えられたメ
モリデータにおいて１ビツトエラーが検出される
ときごとに正しくないビツトを示す対応するエラ
ー信号パターンとともに１ビツトエラー信号を与
えるように動作し、 前記１ビツトエラー信号、前記アドレス手段、
および前記エラー信号パターンに応答して動作す
るように構成されかつ配列されて、各メモリの異
なつたメモリ領域で１ビツトメモリ読出エラーが
その間に検出されることなく１ビツトメモリ読出
エラーが同一のメモリ領域に対し続けて２回検出
されたかどうかを決定することによつて、メモリ
から読出されたデータにおける検出された１ビツ
トメモリ読出エラーがハードウエアに関連するも
のであるということを指示する選択的エラー決定
手段をさらに備え、 前記選択的エラー決定手段は、 １ビツトエラー信号に応答して、エラー信号パ
ターンと、前記１ビツトエラー信号を作り出した
選択されたメモリデータに対応するメモリアドレ
スとをそこにストアするように動作可能なエラー
レジスタと、 同一の１ビツトエラーが同一のメモリアドレス
に対応する選択されたメモリデータに対し連続し
て２回検出されるときにはいつでも前記エラーレ
ジスタにおけるいかなる変更をも妨げる制御手段
とを含み、 前記制御手段は、 前記作り出されているエラー信号パターンおよ
び対応するメモリアドレスを前記エラーレジスタ
内に現在ストアされているものと比較する比較器
と、 現在作り出されているエラー信号パターンおよ
び対応するメモリアドレスが前記エラーレジスタ
内に現在ストアされているものと同一であるとい
うことを決定する前記比較器に応答して、前記エ
ラーレジスタにおけるどのような変更をも妨げる
ようにする、前記比較器に接続されるロツク手段
とをさらに有する、データ処理装置。

２ 前記チエツクビツトは選択されたメモリデー
タにおける多重ビツトエラーを検出することがで
きるように選定されており、前記共通エラー検出
および訂正手段は、与えられたメモリデータにお
ける多重ビツトメモリ読出エラーの検出を示す多
重ビツトエラー信号を、対応するエラー信号パタ
ーンとともに与える、請求の範囲第１項記載のデ
ータ処理装置。

３ 前記ロツク手段によつて前記エラーレジスタ
内にロツクされた前記エラー信号パターンおよび
対応するメモリアドレスを、利用装置に伝送する
手段をさらに含む、請求の範囲第１項記載のデー
タ処理装置。

４ そこにロツクされた前記エラー信号パターン
および対応するメモリアドレスの伝送の後、前記
エラーレジスタをクリアしかつロツク解除する手
段をさらに含む、請求の範囲第３項記載のデータ
処理装置。

始めに この発明は、デイジタルデータプロセシングシ
ステムにおいて発生するエラーを検出、訂正およ
び記録するのに用いるための改良された手段およ
び方法に関する。より特定的には、この発明は、
メモリアクセスオペレーシヨンの間に発生するデ
ータエラーを検出、訂正および選択記録するため
の改良された手段および方法に関する。

発明の背景 近年、デイジタルデータプロセシングオペレー
シヨンの間に発生するエラーを検出、訂正および
記録するための手段および方法に対して向けられ
る注意が増大してきた。そのような能力を設ける
ことにおいて、それらから得られる効果と、必要
とされる付加的なハードウエア、フアームウエア
および／またはソフトウエアの結果として生じる
コスト、複雑さおよび性能との間に適当なバラン
スをとることが重要である。したがつて、システ
ムにコスト、複雑さまたは仕事を不当に加えるこ
となく適当な効果をそれらから導き出し得るエラ
ーを検出、訂正および記録するための装置を選択
することが重要となつてくる。

発明の概要 したがつて、この発明の基本的な目的は、デー
タプロセシングシステムにおけるエラーを検出、
訂正および／または記録するのに用いるための改
良された手段および方法を提供することである。

この発明の特定的な目的は、メモリアクセスオ
ペレーシヨンの間に起こる特定のタイプのエラー
を検出、訂正および選択的記録するのに用いるた
めの改良された手段および装置を提供することで
ある。

この発明の他の目的は、メモリ読出オペレーシ
ヨンの間に発生する１ビツトのエラーを迅速に操
作するのに用いるための効果的なエラー検出およ
び記録能力を与える、メモリと共に用いられる簡
略化された装置を提供することである。

この発明の特定の実施例において、１つまたは
より多くの集積回路データプロセツサメモリと関
連して用いるために、比較的に簡単なエラー検
出、訂正および記録装置が設けられる。この簡単
な装置を効果的に用いるために、この装置はこの
発明に従つて構成および配列され、経験および理
論的考慮が示すこと、すなわちメモリから最も予
期されるべきエラー発生パターンおよびその結果
としてのオペレーシヨン上の効果を利用する。し
たがつて後述される理由によつて、この好ましい
装置は基本的に、再実行によつてはまたメモリ内
に正確なワードを再ストアしてその後再実行する
ことによつては訂正され得ない１ビツトエラーと
して定義される固定１ビツトメモリ読出エラーの
みのアドレスおよびエラー発生パターンを記録し
ながら、１ビツトメモリ読出エラーを検出および
訂正することに向けられている。一時的なエラー
のように他のタイプの１ビツトエラーは訂正され
るが、しかし記録はされない。したがつてこの好
ましい装置は、そうでないものが可能であるより
も著しく簡単であり得る。

各メモリモジユールでならびにデータプロセツ
サのメモリコントロールにおいて１ビツトメモリ
読出エラーの訂正を行なうことによつて、他の効
果がこの好ましい実施例から生じる。そのような
構成の１つの効果は、各メモリモジユールがすべ
ての１ビツトエラーに対する訂正された値を、プ
ロセツサメモリコントロールに依存することなく
およびそれらに負担をかけることなく、そのメモ
リ内に再ストアすることが可能であるということ
である。他の効果は、プロセツサメモリコントロ
ールが訂正されていないメモリデータを直接に受
取ることができ、またすべての１ビツトエラーの
検出および訂正を独立して行なうことができ、な
らびに他のタイプのエラーの記録と関係なく固定
１ビツトメモリ読出エラーの検出および記録を行
なうことができるということである。さらにプロ
セツサメモリコントロールはエラー検出および訂
正データを与えるメモリモジユールを持つ必要が
なく、またデータを与えたメモリモジユール内に
訂正されたワードを再ストアする必要がない。し
たがつてプロセツサメモリコントロールは、性能
に関連するそれらのエラーがまるで全く起こらな
かつたかのように、そこから訂正されていないデ
ータを受取るとすぐにメモリモジユールから切り
離され得る。

この発明の特定的な特徴ならびに他の目的、特
徴、効果、使用およびそれらの可能な変更は、添
付の図面に従つて行なう以下の好ましい実施例の
説明から明らかとなろう。

【図面の簡単な説明】

第１図は、この発明が含まれるプロセツサメモ
リコントロールシステムを一般的に示すブロツク
図である。第２図は、好ましい装置が第１図にお
ける各メモリモジユールに対していかに設けられ
るかを示すブロツク図である。第３図は、好まし
い装置が第１図のプロセツサメモリコントロール
内にいかに設けられるかを示すブロツク図であ
る。

好ましい実施例の説明 同一の数字および文字は、図面を通じて同一の
要素を表わす。

集積回路メモリが用いられる好ましい実施例に
とつて、起こると予期され得る最も共通のタイプ
のエラーは、１ビツトメモリ読出エラーである。
したがつて簡単さを維持するために、この発明の
好ましい実施例は基本的に１ビツトメモリ読出エ
ラーを操作することに関する。

１ビツトメモリ読出エラーは、固定的であるか
または一時的であるかとして特徴づけられる。前
に指摘されたように、固定１ビツトエラーは、読
出オペレーシヨンを再実行しても訂正されたワー
ドをメモリ内に再ストアし直した後に再実行して
もエラーが訂正されないという特徴を有する、メ
モリから読出されるワードにおける１ビツトのエ
ラーである。

一時的な１ビツトメモリ読出エラーは、（１回
以上の）再実行によつて、または再ストアしその
後再実行することによつて訂正され得るエラーで
ある。再ストアしその後再実行することによつて
訂正され得る一時的な１ビツトメモリ読出エラー
は、通常は出力エラーとして参照され、訂正を得
るために再ストアすることが必要な一時的な１ビ
ツトメモリ読出エラーは、通常はソフトエラーと
して参照される。

一時的なエラーは、それらが診断オペレーシヨ
ンの間に発生しないので、容易に診断されないと
考えられている。また固定エラーと異なり、一時
的なエラーは欠陥のあるハードウエアの結果とし
ては必ずしも発生しないが、たとえば雑音によつ
てまたはアルフア粒子放射によつて発生され得
る。また一時的な１ビツトエラーは固定１ビツト
エラーよりも頻繁に起こると考えられるので、こ
れらの一時的なエラーはエラー記録装置に大きな
負担を与える。さらにこれらの一時的なエラーを
記録する試みは、より重要な固定１ビツトエラー
を隠す。

この発明の好ましい装置は上の要素および特徴
を、１ビツトメモリ読出エラーを検出および訂正
することのためにおよびハードウエア診断の目的
のために重要である固定１ビツトエラーを記録す
るのに非常に簡単でかつ効果的な装置を設けるこ
ととなるようにとる。

ここで第１図を参照すると、１つまたはより多
くのプロセツサの複数のメモリモジユールM₁―
Ｍ_oと他プロセツサ部分との間の通信を行なう、
プロセツサメモリコントロールPMCの従来の配
列が示されている。典型的にプロセツサメモリコ
ントロールPMCは、メモリモジユールM₁―Ｍ_oか
らアクセスされる読出データを受取りながら、読
出および書込メモリアドレスおよび書込データに
従つてメモリモジユールM₁―Ｍ_oに対して読出お
よび書込制御信号を選択的に与える。

次に第２図を参照すると、好ましい装置のメモ
リ部分が第１図の典型的なメモリモジユールのメ
モリ１０と関連して用いるためにどのように部分
的に設けられるかが示されている。データは読出
信号Ｒに応答して選択されたアドレスおよびプロ
セツサメモリコントロールPMC（第１図）によ
つて与えられるメモリアドレスでメモリ１０から
読出されるということが理解されよう。メモリ１
０から読出されるこのデータは、普通の方法で
PMCに送られ、さらに（従来の形式の）１ビツ
トエラー検出および訂正器１２に部分的に加えら
れる。よく知られているように、メモリから読出
されたデータは、ストレージ装置またはメモリか
らのデータ読出しにおいて起こる１ビツトエラー
を検出および訂正するために用いられるチエツク
ビツトを典型的に含んでいる。エラー検出および
訂正装置についてはさらに情報が、たとえばR.
W.Hammingによる「Error Detecting and
Error Correcting Codes」，Bell Systems
Technical Journal，29，1950，PP，147―160、
J.E.Legory発明の米国特許第4168486号、H.U.
Ragle発明の米国特許第4052698号およびKe―
Chiang等発明の米国特許第4174537号に見られ
る。

第２図における１ビツトエラー検出および訂正
器１２は、１ビツトメモリ読出エラーの発生を検
出し、この１ビツトエラー検出および訂正器１２
によつて与えられる訂正されたデータをマルチプ
レクサ１５を通じて同一のメモリアドレス内に自
動的に再ストアする。このマルチプレクサ１５
は、好ましくは現在の読出信号Ｒに応答してメモ
リ１０の書込入力にこの訂正されたデータを移動
し、それによつて１ビツトのエラーが検出された
ときにはいつでも訂正されたデータの再ストアが
自動的に行なわれるようにする。マルチプレクサ
１５はまた、PMC（第１図）によつて与えられ
る書込信号Ｗに応答して、PMCによつて与えら
れたデータを普通の方法で選択されたメモリアド
レス内に書込む。

次に第３図を参照すると、この発明の好ましい
装置に含まれる第１図におけるプロセツサメモリ
コントロールPMCの部分が示されている。

図示されたPMCの部分は、それ自身のエラー
検出および訂正器２０を含んでいるということが
第３図から理解されよう。第２図のメモリモジユ
ールからのメモリ読出データは、そのデータに応
答して従来の方法で次の４つの出力を与えるエラ
ー検出および訂正器２０に与えられる。

(1) 加えられたメモリデータにおける１ビツトエ
ラーの存在を示す１ビツトエラー信号 (2) 加えられたメモリデータにおける多重エラー
の存在を示す多重ビツトエラー信号 (3) 発生したエラーのタイプおよびもし１ビツト
エラーならエラーのある加えられたメモリデー
タの特定のビツトを示す（この分野においては
典型的にシンドローム（syndrome）ビツトと
して参照される）エラー信号パターン (4) 次のうちの１つのである出力メモリ読出デー
タ (a) エラーが全く検出されないならば加えられ
たメモリ読出データ (b) １ビツトエラーが検出されたなら訂正され
たメモリ読出データ (c) 多重エラーが検出されたなら訂正されてい
ないメモリ読出データ 第３図の説明を続ける前に、この好ましい装置
は基本的に１ビツトメモリ読出エラーに関してい
るので、多重読出メモリエラーは、第３図におけ
るエラー検出および訂正器２０によつて与えられ
る対応するエラー信号パターンおよび第３図のア
ドレスレジスタ２３に含まれている対応するメモ
リアドレスに従つて、たとえば多重エラーを操作
するためにプロセツサのオペレーシヨンを中止し
または中断されたオペレーシヨンを再開するよう
な適当な動作のための（図示されていない）プロ
セツサの主制御部分に多重エラー信号を単に供給
することによつて好ましくは処理されるというこ
とが注意されるべきである。

１ビツトメモリ読出エラーの場合において、こ
の後の第３図のさらに行なわれる説明から明らに
なるように、この好ましい装置はプロセツサがそ
のオペレーシヨンを中断または中止をすることな
く普通の方法においてオペレーシヨンを続けるこ
とができるようにする。

図示されるように第３図は、（エラー検出およ
び訂正器２０およびメモリアドレスレジスタ２３
に加えて）、１ビツトエラーが検出されるごとに
（エラー検出および訂正器２０からの）エラー信
号パターンおよび（アドレスレジスタ２３から
の）対応するメモリアドレスによるエラーレジス
タ２５のロードを制御するためのANDゲート２
８、新しい信号エラーパターンおよび対応するメ
モリアドレスとをエラーレジスタ２５に現在スト
アされているものと比較するための比較器３０、
および比較器３０が新しいエラーパターンおよび
対応するメモリアドレスがエラーレジスタ２５に
現在ストアされているものと同じであるというこ
とを発見したことに応答してANDゲート２８を
不能化するロツク信号を与えるロツクフリツプフ
ロツプ３２とを含んでいる。

第２図および第３図にそれぞれ示された好まし
い装置のメモリモジユールおよびPMC部分の基
本的な構成および配列が記述されてきたが、次に
それらのオペレーシヨンについて考える。このこ
とについて好ましい装置にとつては、メモリモジ
ユール内にストアされたアドレス可能なワードは
少なくとも１ビツトおよび多重ビツトのエラーを
検出しまた少なくとも１ビツトのエラーを訂正す
るのに充分なチエツクビツトを含んでいるものと
する。

まず最初に多重ビツトエラーのために行なわれ
るオペレーシヨンについて考えると、それらはこ
の好ましい装置のメモリおよびPMC部分の両方
によつて容易に操作されるということがここで理
解される必要がある。このことは、１ビツトエラ
ー検出および訂正器１２が１ビツトメモリ読出エ
ラーのみを訂正しおよび再ストアするために設け
られているので、第２図に示された好ましい装置
のメモリ部分は要するに多重ビツトメモリ読出エ
ラーは無視するということに気付けば明らかであ
ろう。どのような場合にもメモリモジユールから
読出される訂正されていないデータはメモリモジ
ユールで訂正および再ストアが全く行なわれなか
つたかのようにプロセツサメモリコントロール
PMC（第２図）に直接に送られるので、このこ
とはプロセツサに対していかなる問題または負担
をも生じない。

前に指摘したように、エラー検出および訂正器
２０は多重ビツトメモリ読出エラーを訂正または
記録するようには動作しないが、プロセツサのオ
ペレーシヨンを中断または中止するような適当な
動作のためのプロセツサの主コントロールに伝送
するために、訂正されていないメモリデータなら
びに対応するメモリアドレスおよびエラー信号パ
ターンアドレスとともに多重ビツトエラー信号を
与えるので、多重ビツトメモリ読出エラーは第３
図に示された好ましい装置のPMC部分によつて
また容易に操作される。

多重ビツトメモリ読出エラーがいかに容易に操
作されるかを説明してきたが、次に１ビツトメモ
リ読出エラーが通常のプロセツサオペレーシヨン
に負担を与えることなくこの好ましい装置によつ
ていかに効果的に操作されるかを説明する。これ
までの説明から、第２図に示された好ましい装置
のメモリモジユール部分が、メモリデータを部分
的に訂正しかつそれが読出されたメモリアドレス
内に再ストアし直すことによつてプロセツサに依
存することなく、また一方訂正されていないメモ
リデータをプロセツサメモリコントロールPMC
（第１図）に伝送する部分的な訂正および再スト
アオペレーシヨンに依存することなく、１ビツト
メモリ読出エラーを操作するということは明らか
である。第３図に図示された好ましい装置の部分
に示されているように、訂正されていないメモリ
データはエラー検出および訂正器２０に与えられ
る。もしエラーが存しなければ、エラー検出およ
び訂正器２０はメモリデータを要求しているプロ
セツサ部分に対する伝送を変更することなくその
入力メモリデータを単に出力する。一方もし１ビ
ツトメモリ読出エラーが検出されたなら、エラー
検出および訂正器２０は訂正されたメモリデータ
を要求プロセツサ部分に対する伝送のために出力
し、１ビツトエラー検出および訂正器は多くのメ
モリモジユールによつて共用され得るので、唯一
の遅延は高速で起こるように経済的に設計され得
る検出および訂正オペレーシヨンの要求である。

第３図に示されたこの好ましい装置の残りの部
分は、特定のタイプの１ビツトメモリ読出エラー
すなわち前に指摘したようにハードウエアの欠陥
を診断することに関して最も重要なものである固
定１ビツトメモリ読出エラーを選択的に記録する
ことに向けられている。この固定１ビツトメモリ
読出エラーの選択的な記録に含まれるオペレーシ
ヨンは、この後の第３図のさらに行なわれる説明
から明らかとなるように、それらが他のプロセツ
サのオペレーシヨンとは独立にかつそれらと同時
に実行され得るので、通常のプロセツサのオペレ
ーシヨンに負担を与えることがないということを
理解されたい。

第３図に示されるように、クロツク周期の間に
エラー検出および訂正器２０によつて１ビツトメ
モリ読出エラーが検出されたときは、１ビツトエ
ラー信号はANDゲート２８の一方入力に与えら
れる。ANDゲート２８の他方入力は、ロツクフ
リツプフロツプ３２に最初に与えられるクリア信
号の結果として最初に真であるロツクフリツプフ
ロツプ３２によつて与えられるロツク信号を受け
る。

したがつて、クロツク期間の間に１ビツトエラ
ー信号が（１ビツトメモリ読出エラーの検出の結
果として）エラー検出および訂正器２０によつて
発生されたときには、ロード信号が同じクロツク
期間の間に（メモリアドレスレジスタ２３内の）
対応するメモリアドレスならびにエラー検出およ
び訂正器２０によつて与えられるエラー信号パタ
ーンに従つてエラーレジスタ２５に加えられるよ
うにされる。また同じクロツク期間の間に、エラ
ー信号パターンが、（クリア信号によつて最初は
全部ゼロにセツトされている）エラーレジスタ２
５内に現在ストアされているデータとの比較のた
めに、比較器３０に与えられる。したがつて次に
発生するクロツク信号に応答して、前のクロツク
期間内に発生されたエラー信号パターンが対応す
るメモリアドレスとともにエラーレジスタ２５内
にストアされ、またこの発生されたエラーパター
ンはエラーレジスタ２５の最初の全部ゼロの設定
とは同じでないので、コンパレータ３０はロツク
フリツプフロツプ３２の初期設定を変更しない。
ANDゲート２８はそれによつて能動化されたま
ま残る。

１ビツトエラー信号がクロツク期間の間にエラ
ー検出および訂正器２０によつて次に発生された
とき、新しいエラー信号パターンおよびメモリア
ドレスが前に検出された１ビツトエラーに応答し
てエラーレジスタ２５内にストアされたものと異
なつている限り上述されたのと同一のオペレーシ
ヨンが再び行なわれ、それによつてANDゲート
２８は能動化されて維持される。

ここで、エラー検出および訂正器２０によつて
発生されるエラー信号パターンならびにメモリア
ドレスレジスタ２３によつて与えられる対応する
メモリアドレスがエラーレジスタ２５内に現在ス
トアされているものと同一であるというように１
ビツトメモリ読出エラーが検出されたとし、これ
は２つの連続した１ビツトエラーが同一のメモリ
アドレスに得られたときに起こる。このような場
合においては、コンパレータはロツクフリツプフ
ロツプ３２に出力を与えてロツク信号を真から偽
に変更し、それによつてANDゲート２８は不能
化されて、エラーレジスタ２５は変更されないよ
うになる。次にプロセツサはこの偽のロツク信号
に応答してエラーレジスタ２５に伝送信号を与
え、そこにストアされているエラー信号パターン
およびメモリアドレスがメモリまたはデイスプレ
イのような適当な記録装置４０内への記録のため
に伝送されるようにする。次にクリア信号が、記
録オペレーシヨンが再びスタートされ得るように
するために与えられる。

記録される特定の１ビツトメモリエラーは同じ
メモリアドレスで続けて検出される１ビツトメモ
リ読出エラーであるということは、第３図の記録
オペレーシヨンの上の説明から理解されよう。言
い換えれば、比較器３０は、現在検出されている
１ビツトメモリ読出エラーの信号パターンおよび
対応するメモリアドレスを、最後に発生した１ビ
ツトメモリエラー信号に対して得られた信号パタ
ーンおよび対応するメモリアドレス、すなわちエ
ラーレジスタ２５内に現在ストアされているもの
と比較するので、もし同じメモリアドレスに対応
する２つの検出された１ビツトメモリ読出エラー
の間に異なつたメモリアドレスに対する１以上の
１ビツトメモリ読出エラーがあれば、そのときは
記録は全く行なわれない。記録の目的のためのこ
のように連続して起こる１ビツトエラーを用いる
ことは、前に指摘したようにハードウエアの欠陥
の立場から最も重要である固定１ビツトエラーを
検出および記録する効果的な簡単な方法であると
いうことが発見された。したがつてあまり重要で
はない一時的なエラーは都合よく無視され、また
同じメモリアドレスに対する２つの一時的なメモ
リ読出エラーが続いて起こるということはほとん
どあり得ないと考えられるので、いずれにしろ各
メモリモジユールで部分的に自動訂正される。

この発明に対して、この発明の真実の範囲から
逸脱することなく構成、配列および使用において
多くの修正や変更がなされ得るということを理解
されたい。したがつてこの発明は、添付の請求の
範囲によつて規定されるすべての可能な修正およ
び変更を含んでいるものとして考えられるべきで
ある。