JPS6221122B2 - - Google Patents
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- JPS6221122B2 JPS6221122B2 JP13915782A JP13915782A JPS6221122B2 JP S6221122 B2 JPS6221122 B2 JP S6221122B2 JP 13915782 A JP13915782 A JP 13915782A JP 13915782 A JP13915782 A JP 13915782A JP S6221122 B2 JPS6221122 B2 JP S6221122B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Control By Computers (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
本発明はプロセス入出力制御装置の出力制御装
置に関する。
置に関する。
マイクロコンピユータなどの処理装置により、
モータのコンタクタ、電磁弁あるいはランプなど
のプロセス側の制御対象をオン、オフせしめよう
とする場合であつて、特に制御対象が多い場合に
は、前記処理装置にプロセス入出力制御装置を接
続し、処理装置において生成せしめたプロセス制
御情報を、このプロセス入出力制御装置を介して
プロセス入出力制御装置に接続している出力装置
に出力し、出力装置においてプロセス制御情報を
記録保持すると共に、信号整合回路を介してプロ
セス側にプロセス制御信号を送信することがあ
り、この場合、処理装置の処理単位である各ワー
ド毎に単一のプロセス制御情報を割り当てるので
は経済的に不利であるため、各ワードの各ビツト
毎に各プロセス制御情報を割り当てて、１ワード
で複数個のプロセス制御情報を取り扱うようにす
るのが一般的であり、処理装置において各ワード
毎の複数個のプロセス制御情報を１つのデータと
して生成せしめ、各出力装置に出力することによ
つて制御対象をオン、オフする。このため、同じ
出力装置に接続している他の制御対象への出力状
態に影響を与えることなく、任意の制御対象のみ
をオン、オフするいわゆるビツト操作が必要であ
り、この場合、従来から行われている方法は、記
憶装置内に記憶装置の各アドレス毎に各出力装置
が記憶保持すると全く同一の複数個のプロセス制
御情報から成るデータを格納するようにしたプロ
セス制御情報記憶エリアを設けておき、特定の制
御対象をオン、オフするときには、処理装置にお
いてオン、オフを行おうとする制御対象のプロセ
ス制御情報を含むデータを前記プロセス制御情報
記憶エリアから読み出し、前記特定の制御対象の
プロセス制御情報をセツトまたはクリアし、他の
プロセス制御情報を変更しないような論理演算を
実行し、その結果をプロセス制御情報記憶エリア
に再格納すると共に、プロセス入出力制御装置に
接続している出力することによつてビツト操作を
実現せしめるものであつた。
モータのコンタクタ、電磁弁あるいはランプなど
のプロセス側の制御対象をオン、オフせしめよう
とする場合であつて、特に制御対象が多い場合に
は、前記処理装置にプロセス入出力制御装置を接
続し、処理装置において生成せしめたプロセス制
御情報を、このプロセス入出力制御装置を介して
プロセス入出力制御装置に接続している出力装置
に出力し、出力装置においてプロセス制御情報を
記録保持すると共に、信号整合回路を介してプロ
セス側にプロセス制御信号を送信することがあ
り、この場合、処理装置の処理単位である各ワー
ド毎に単一のプロセス制御情報を割り当てるので
は経済的に不利であるため、各ワードの各ビツト
毎に各プロセス制御情報を割り当てて、１ワード
で複数個のプロセス制御情報を取り扱うようにす
るのが一般的であり、処理装置において各ワード
毎の複数個のプロセス制御情報を１つのデータと
して生成せしめ、各出力装置に出力することによ
つて制御対象をオン、オフする。このため、同じ
出力装置に接続している他の制御対象への出力状
態に影響を与えることなく、任意の制御対象のみ
をオン、オフするいわゆるビツト操作が必要であ
り、この場合、従来から行われている方法は、記
憶装置内に記憶装置の各アドレス毎に各出力装置
が記憶保持すると全く同一の複数個のプロセス制
御情報から成るデータを格納するようにしたプロ
セス制御情報記憶エリアを設けておき、特定の制
御対象をオン、オフするときには、処理装置にお
いてオン、オフを行おうとする制御対象のプロセ
ス制御情報を含むデータを前記プロセス制御情報
記憶エリアから読み出し、前記特定の制御対象の
プロセス制御情報をセツトまたはクリアし、他の
プロセス制御情報を変更しないような論理演算を
実行し、その結果をプロセス制御情報記憶エリア
に再格納すると共に、プロセス入出力制御装置に
接続している出力することによつてビツト操作を
実現せしめるものであつた。
しかしながら、従来のこの方法によると、記憶
装置内にオン、オフしようとする制御対象の分だ
けプロセス制御情報を格納するプロセス制御情報
記憶エリアをあらかじめ設けておく必要があり、
また任意の制御対象をオン、オフしようとする都
度、前記プロセス制御情報記憶エリアからデータ
を読み出し、論理演算を実行し、その結果をプロ
セス制御情報記憶エリアに再格納しなければなら
ないといつた処理装置でのプログラム上の煩雑さ
を伴うなどの欠点があつた。
装置内にオン、オフしようとする制御対象の分だ
けプロセス制御情報を格納するプロセス制御情報
記憶エリアをあらかじめ設けておく必要があり、
また任意の制御対象をオン、オフしようとする都
度、前記プロセス制御情報記憶エリアからデータ
を読み出し、論理演算を実行し、その結果をプロ
セス制御情報記憶エリアに再格納しなければなら
ないといつた処理装置でのプログラム上の煩雑さ
を伴うなどの欠点があつた。
本発明は上述したような問題点の解決を図り、
プロセス制御情報記憶エリアを設けておかなくて
も、出力装置に接続している任意の制御対象のみ
をオン、オフすることができるプロセス入出力制
御装置の出力制御装置を実現したものであり、以
下本発明の内容を一実施例につき図面に基づいて
詳細に説明する。
プロセス制御情報記憶エリアを設けておかなくて
も、出力装置に接続している任意の制御対象のみ
をオン、オフすることができるプロセス入出力制
御装置の出力制御装置を実現したものであり、以
下本発明の内容を一実施例につき図面に基づいて
詳細に説明する。
図面は本発明にかかるプロセス入出力制御装置
の出力制御装置の一実施例を示すブロツク図であ
る。
の出力制御装置の一実施例を示すブロツク図であ
る。
チヤンネルアドレスレジスタ１はプロセス入出
力制御装置に接続している出力装置４を選択する
ためのチヤンネルアドレスデータCHAと、出力
装置４に対する論理演算の指定を行う論理演算指
令SETおよびCLRを保持するもので、処理装置
（図示せず）から処理装置データバスＤを通して
入力されるチヤンネルアドレスデータCHAと論
理演算指令SETおよびCLRとを記憶保持指令信
号CHALによつて記憶保持する。
力制御装置に接続している出力装置４を選択する
ためのチヤンネルアドレスデータCHAと、出力
装置４に対する論理演算の指定を行う論理演算指
令SETおよびCLRを保持するもので、処理装置
（図示せず）から処理装置データバスＤを通して
入力されるチヤンネルアドレスデータCHAと論
理演算指令SETおよびCLRとを記憶保持指令信
号CHALによつて記憶保持する。
チヤンネルアドレスデコーダ２は前記チヤンネ
ルアドレスレジスタ１の記憶保持しているチヤン
ネルアドレスデータCHAを各出力装置に対する
選択信号CH０，CH１，……………CHmにデコ
ードするためのものである。
ルアドレスレジスタ１の記憶保持しているチヤン
ネルアドレスデータCHAを各出力装置に対する
選択信号CH０，CH１，……………CHmにデコ
ードするためのものである。
論理演算回路３は前記チヤンネルアドレスレジ
スタ１の記憶保持している論理演算指令SETお
よびCLRに基づいて、出力装置保持データバス
ID上のデータと処理装置データバスＤ上のデー
タとの間における論理和演算、論理積演算の結果
および処理装置データバスＤ上のデータを、それ
ぞれ出力装置入力データバスODに出力する。図
において論理演算回路３の内部に示す回路は、論
理演算回路３の機能を説明するために１ビツト分
の回路を示すものであり、OGnは出力装置保持
データバスIDの任意の１ビツトidnと処理装置デ
ータバスＤの任意の１ビツトdnの論理和演算を
行う論理和ゲート、AGnは出力装置保持データ
バスIDの任意の１ビツトidnと処理装置データバ
スＤの任意の１ビツトdnの否定論理との論理積
演算を行う論理積ゲート、Ｇ１ｎはチヤンネルア
ドレスレジスタ１が記憶保持している論理演算指
令SETおよびCLRが共に論理「０」のときにの
み処理装置データバスＤの任意の１ビツトdnを
出力する３入力論理積ゲート、Ｇ２ｎはチヤンネ
ルアドレスレジスタ１が記憶保持している論理演
算指令SETの論理が「１」のときにのみ前記の
論理和ゲートOGnの論理演算結果を出力する論
理積ゲート、Ｇ３ｎはチヤンネルアドレスレジス
タ１が記憶保持している論理演算指令CLRの論
理が「１」のときにのみ前記の論理積ゲート
AGnの論理演算結果を出力する論理積ゲート、
Ｇ４ｎは前記論理積ゲートＧ１ｎ，Ｇ２ｎおよび
Ｇ３ｎの出力を出力装置入力データバス０Ｄの任
意の１ビツトOdnに出力する３入力論理和ゲート
である。
スタ１の記憶保持している論理演算指令SETお
よびCLRに基づいて、出力装置保持データバス
ID上のデータと処理装置データバスＤ上のデー
タとの間における論理和演算、論理積演算の結果
および処理装置データバスＤ上のデータを、それ
ぞれ出力装置入力データバスODに出力する。図
において論理演算回路３の内部に示す回路は、論
理演算回路３の機能を説明するために１ビツト分
の回路を示すものであり、OGnは出力装置保持
データバスIDの任意の１ビツトidnと処理装置デ
ータバスＤの任意の１ビツトdnの論理和演算を
行う論理和ゲート、AGnは出力装置保持データ
バスIDの任意の１ビツトidnと処理装置データバ
スＤの任意の１ビツトdnの否定論理との論理積
演算を行う論理積ゲート、Ｇ１ｎはチヤンネルア
ドレスレジスタ１が記憶保持している論理演算指
令SETおよびCLRが共に論理「０」のときにの
み処理装置データバスＤの任意の１ビツトdnを
出力する３入力論理積ゲート、Ｇ２ｎはチヤンネ
ルアドレスレジスタ１が記憶保持している論理演
算指令SETの論理が「１」のときにのみ前記の
論理和ゲートOGnの論理演算結果を出力する論
理積ゲート、Ｇ３ｎはチヤンネルアドレスレジス
タ１が記憶保持している論理演算指令CLRの論
理が「１」のときにのみ前記の論理積ゲート
AGnの論理演算結果を出力する論理積ゲート、
Ｇ４ｎは前記論理積ゲートＧ１ｎ，Ｇ２ｎおよび
Ｇ３ｎの出力を出力装置入力データバス０Ｄの任
意の１ビツトOdnに出力する３入力論理和ゲート
である。
本実施例における入出力制御装置は上記のチヤ
ンネルアドレスレジスタ１と、チヤンネルアドレ
スデコーダ２と、更に論理演算回路３とから構成
されている。
ンネルアドレスレジスタ１と、チヤンネルアドレ
スデコーダ２と、更に論理演算回路３とから構成
されている。
図に示す出力装置４はプロセス入出力制御装置
に接続している出力装置のうちで選択信号CH０
によつて選択される出力装置を示すもので、その
内部の４０は選択信号CH０と処理装置からの出
力保持指令信号OUTとの論理積ゲート、４１は
前記論理積ゲート４０の出力によりその出力の前
縁において出力装置入力データバスODのデータ
を記憶保持する出力データレジスタ、４２は選択
信号CH０の論理が「１」のときに前記出力デー
タレジスタ４１の保持データを出力装置保持デー
タバスIDに出力する保持データ入力ゲート、４
３は前記出力データレジスタ４１の保持データを
プロセス側の制御対象に送信するための信号整合
回路である。
に接続している出力装置のうちで選択信号CH０
によつて選択される出力装置を示すもので、その
内部の４０は選択信号CH０と処理装置からの出
力保持指令信号OUTとの論理積ゲート、４１は
前記論理積ゲート４０の出力によりその出力の前
縁において出力装置入力データバスODのデータ
を記憶保持する出力データレジスタ、４２は選択
信号CH０の論理が「１」のときに前記出力デー
タレジスタ４１の保持データを出力装置保持デー
タバスIDに出力する保持データ入力ゲート、４
３は前記出力データレジスタ４１の保持データを
プロセス側の制御対象に送信するための信号整合
回路である。
以上のごとく構成された装置において、まず、
出力装置４に接続している制御対象のうちの任意
の制御対象をオンとする場合について説明する。
出力装置４に接続している制御対象のうちの任意
の制御対象をオンとする場合について説明する。
処理装置により出力装置４を選択するべきチヤ
ンネルアドレスデータCHA（この場合CH０をア
ドレスとする）と論理演算指令SETの論理を
「１」とするデータを生成し、このデータを処理
装置データバスＤを通してチヤンネルアドレスレ
ジスタ１に入力して、記憶保持指令信号CHALに
よつて記憶保持せしめると、チヤンネルアドレス
データCHAはチヤンネルアドレスデコーダ２に
よつてデコードされて、出力装置４を選択する選
択信号CH０の論理を「１」にし、出力装置４の
保持データ入力ゲート４２を開いて、出力データ
レジスタ４１の保持データを出力装置保持データ
バスIDに出力するように作用する。一方、論理
演算回路３に入力された論理演算指令SETは各
ビツトの論理積ゲートＧ２を開くように作用して
いる。次に処理装置によりオンしようとする制御
対象のプロセス制御情報の論理を「１」とし出力
状態を変化させない制御対象のプロセス制御情報
の論理を「０」とするようなデータを生成し、こ
のデータを処理装置データバスＤを通して論理演
算回路３に入力すると、論理演算回路３の各ビツ
トの論理和ゲートOGにおいて出力装置保持デー
タバスIDのデータと処理装置データバスＤのデ
ータとの間で各ビツト毎の論理和演算が実行さ
れ、処理装置データバスＤ上で論理「１」になつ
ているビツトの論理和ゲートOGの出力が論理
「１」に、処理装置データバスＤ上で論理「０」
になつているビツトの論理和ゲートOGの出力が
このビツトに対応する出力装置保持データバス
IDのビツトの論理と同一の論理になり、それぞ
れ論理積ゲートＧ２と論理和ゲートＧ４を通つて
出力装置入力データバスOD上に出力される。こ
のときに処理装置により出力保持指令信号OUT
を出力すると、出力装置４の論理積ゲート４０の
出力が論理「１」となり、その前縁において出力
装置入力データバスODのデータが出力データレ
ジスタ４１に記憶保持され、この保持データが信
号整合回路４３を通してプロセス側の制御対象に
送信されるので、処理装置においてプロセス制御
情報の論理を「０」にした制御対象の出力状態を
変化させることなく、プロセス制御情報の論理を
「１」にした制御対象を論理「１」すなわちオン
の状態にすることができる。
ンネルアドレスデータCHA（この場合CH０をア
ドレスとする）と論理演算指令SETの論理を
「１」とするデータを生成し、このデータを処理
装置データバスＤを通してチヤンネルアドレスレ
ジスタ１に入力して、記憶保持指令信号CHALに
よつて記憶保持せしめると、チヤンネルアドレス
データCHAはチヤンネルアドレスデコーダ２に
よつてデコードされて、出力装置４を選択する選
択信号CH０の論理を「１」にし、出力装置４の
保持データ入力ゲート４２を開いて、出力データ
レジスタ４１の保持データを出力装置保持データ
バスIDに出力するように作用する。一方、論理
演算回路３に入力された論理演算指令SETは各
ビツトの論理積ゲートＧ２を開くように作用して
いる。次に処理装置によりオンしようとする制御
対象のプロセス制御情報の論理を「１」とし出力
状態を変化させない制御対象のプロセス制御情報
の論理を「０」とするようなデータを生成し、こ
のデータを処理装置データバスＤを通して論理演
算回路３に入力すると、論理演算回路３の各ビツ
トの論理和ゲートOGにおいて出力装置保持デー
タバスIDのデータと処理装置データバスＤのデ
ータとの間で各ビツト毎の論理和演算が実行さ
れ、処理装置データバスＤ上で論理「１」になつ
ているビツトの論理和ゲートOGの出力が論理
「１」に、処理装置データバスＤ上で論理「０」
になつているビツトの論理和ゲートOGの出力が
このビツトに対応する出力装置保持データバス
IDのビツトの論理と同一の論理になり、それぞ
れ論理積ゲートＧ２と論理和ゲートＧ４を通つて
出力装置入力データバスOD上に出力される。こ
のときに処理装置により出力保持指令信号OUT
を出力すると、出力装置４の論理積ゲート４０の
出力が論理「１」となり、その前縁において出力
装置入力データバスODのデータが出力データレ
ジスタ４１に記憶保持され、この保持データが信
号整合回路４３を通してプロセス側の制御対象に
送信されるので、処理装置においてプロセス制御
情報の論理を「０」にした制御対象の出力状態を
変化させることなく、プロセス制御情報の論理を
「１」にした制御対象を論理「１」すなわちオン
の状態にすることができる。
次に、出力装置４に接続している制御対象のう
ち任意の制御対象をオフする場合について説明す
る。
ち任意の制御対象をオフする場合について説明す
る。
処理装置により出力装置４を選択すべきチヤン
ネルアドレスデータCHAと論理演算指令CLRの
論理を「１」とするデータを生成し、このデータ
を処理装置データバスＤを通してチヤンネルアド
レスレジスタ１に入力して、記憶保持指令信号
CHALによつて記憶保持せしめると、チヤンネル
アドレスデータCHAはチヤンネルアドレスデコ
ーダ２によつてデコードされて、出力装置４を選
択する選択信号CH０の論理を「１」にし、出力
装置４の保持データ入力カード４２を開いて、出
力データレジスタ４１の保持データを出力装置保
持データバスIDに出力するように作用する。一
方、論理演算回路３に入力された論理演算指令
CLRは各ビツトの論理積ゲートＧ３を開くよう
に作用している。次に処理装置によりオフしよう
とする制御対象のプロセス制御情報の論理を
「１」とし出力状態を変化させない制御対象のプ
ロセス制御情報の論理を「０」とするようなデー
タを生成し、このデータを処理装置データバスＤ
を通して論理演算回路３に入力すると、論理演算
回路３の各ビツトの論理積ゲートAGにおいて出
力装置保持データバスIDのデータと処理装置デ
ータバスＤのデータとの間で各ビツト毎の論理積
演算が実行される。このとき、各ビツトの論理積
ゲートAGの処理装置データバスＤ側の入力端子
が否定論理になつているため、処理装置データバ
スＤ上で論理が「１」になつているビツトの論理
積ゲートAGの出力が論理「０」に、処理装置デ
ータバスＤ上で論理が「０」になつているビツト
の論理積ゲートAGの出力がこのビツトに対応す
る出力装置保持データバスIDの論理と同一の論
理になり、それぞれ論理積ゲートＧ３と論理和ゲ
ートＧ４を通つて出力装置入力データバスOD上
に出力される。このときに処理装置により出力保
持指令信号OUTを出力すると、出力装置４の論
理積ゲート４０の出力が論理「１」となり、その
前縁において出力装置入力データバスODのデー
タが出力データレジスタ４１に記憶保持され、こ
の保持データが信号整合回路４３を通してプロセ
ス側の制御対象に送信されるので、処理装置にお
いてプロセス制御情報の論理を「０」にした制御
対象の出力状態を変化させることなく、プロセス
制御情報の論理を「１」にした制御対象の論理を
「０」すなわちオフの状態にすることができる。
ネルアドレスデータCHAと論理演算指令CLRの
論理を「１」とするデータを生成し、このデータ
を処理装置データバスＤを通してチヤンネルアド
レスレジスタ１に入力して、記憶保持指令信号
CHALによつて記憶保持せしめると、チヤンネル
アドレスデータCHAはチヤンネルアドレスデコ
ーダ２によつてデコードされて、出力装置４を選
択する選択信号CH０の論理を「１」にし、出力
装置４の保持データ入力カード４２を開いて、出
力データレジスタ４１の保持データを出力装置保
持データバスIDに出力するように作用する。一
方、論理演算回路３に入力された論理演算指令
CLRは各ビツトの論理積ゲートＧ３を開くよう
に作用している。次に処理装置によりオフしよう
とする制御対象のプロセス制御情報の論理を
「１」とし出力状態を変化させない制御対象のプ
ロセス制御情報の論理を「０」とするようなデー
タを生成し、このデータを処理装置データバスＤ
を通して論理演算回路３に入力すると、論理演算
回路３の各ビツトの論理積ゲートAGにおいて出
力装置保持データバスIDのデータと処理装置デ
ータバスＤのデータとの間で各ビツト毎の論理積
演算が実行される。このとき、各ビツトの論理積
ゲートAGの処理装置データバスＤ側の入力端子
が否定論理になつているため、処理装置データバ
スＤ上で論理が「１」になつているビツトの論理
積ゲートAGの出力が論理「０」に、処理装置デ
ータバスＤ上で論理が「０」になつているビツト
の論理積ゲートAGの出力がこのビツトに対応す
る出力装置保持データバスIDの論理と同一の論
理になり、それぞれ論理積ゲートＧ３と論理和ゲ
ートＧ４を通つて出力装置入力データバスOD上
に出力される。このときに処理装置により出力保
持指令信号OUTを出力すると、出力装置４の論
理積ゲート４０の出力が論理「１」となり、その
前縁において出力装置入力データバスODのデー
タが出力データレジスタ４１に記憶保持され、こ
の保持データが信号整合回路４３を通してプロセ
ス側の制御対象に送信されるので、処理装置にお
いてプロセス制御情報の論理を「０」にした制御
対象の出力状態を変化させることなく、プロセス
制御情報の論理を「１」にした制御対象の論理を
「０」すなわちオフの状態にすることができる。
以上詳細に説明したごとく、本発明にかかるプ
ロセス入出力制御装置の出力制御装置によれば、
記憶装置内にプロセス制御情報記憶エリアを設け
ておかなくても、出力装置を選択するチヤンネル
アドレスデータと共に制御対象をオンするかオフ
するかという論理演算指令をチヤンネルアドレス
レジスタに記憶保持せしめておき、出力装置に対
してオン、オフを行いたい制御対象のプロセス制
御情報の論理が「１」となるデータを書き込むだ
けで、任意の出力装置に接続している任意の制御
対象を、他の制御対象の出力状態に影響を与える
ことなくオン、オフすることが可能である。
ロセス入出力制御装置の出力制御装置によれば、
記憶装置内にプロセス制御情報記憶エリアを設け
ておかなくても、出力装置を選択するチヤンネル
アドレスデータと共に制御対象をオンするかオフ
するかという論理演算指令をチヤンネルアドレス
レジスタに記憶保持せしめておき、出力装置に対
してオン、オフを行いたい制御対象のプロセス制
御情報の論理が「１」となるデータを書き込むだ
けで、任意の出力装置に接続している任意の制御
対象を、他の制御対象の出力状態に影響を与える
ことなくオン、オフすることが可能である。
図面は本発明にかかるプロセス入出力制御装置
の出力制御装置の一実施例を示すブロツク図であ
る。 １……チヤンネルアドレスレジスタ、２……チ
ヤンネルアドレスデコーダ、３……論理演算回
路、４……出力装置、４１……出力データレジス
タ、４２……保持データ入力ゲート、４３……信
号整合回路、SET，CLR……論理演算指令、
CHA……チヤンネルアドレスデータ、CH０，
CH１〜CHm……選択信号、Ｄ……処理装置デー
タバス、ID……出力装置保持データバス、OD…
…出力装置入力データバス。
の出力制御装置の一実施例を示すブロツク図であ
る。 １……チヤンネルアドレスレジスタ、２……チ
ヤンネルアドレスデコーダ、３……論理演算回
路、４……出力装置、４１……出力データレジス
タ、４２……保持データ入力ゲート、４３……信
号整合回路、SET，CLR……論理演算指令、
CHA……チヤンネルアドレスデータ、CH０，
CH１〜CHm……選択信号、Ｄ……処理装置デー
タバス、ID……出力装置保持データバス、OD…
…出力装置入力データバス。
Claims (1)
- １ 最初に処理装置により処理装置データバスを
通して入力される出力装置を選択するチヤンネル
アドレスデータと制御対象をオンするかまたはオ
フするかを指令する論理演算指令から成るデータ
を処理装置からの記憶保持指令信号によつて記憶
保持するようにしたチヤンネルアドレスレジスタ
と、該チヤンネルアドレスレジスタに接続し前記
チヤンネルアドレスデータを出力装置選択信号に
デコードするためのチヤンネルアドレスデコーダ
と、前記チヤンネルアドレスレジスタに接続し前
記論理演算指令に基づいて出力装置保持データバ
スのデータと次に処理装置により処理装置データ
バスを通して入力されるオン、オフを行うプロセ
ス制御対象を指定する１つ以上のプロセス制御情
報から成るデータとの間で各ビツト毎の論理和演
算あるいは論理積演算を実行しその演算結果デー
タを出力装置入力データバスに出力するようにし
た論理演算回路とを具備する入出力制御装置と、
前記出力装置入力データバスに接続し前記演算結
果データを前記出力装置選択信号と処理装置から
の出力保持指令信号との論理積信号によつて記憶
保持するようにした出力データレジスタと、該出
力データレジスタからプロセス制御対象へ信号を
送るための信号整合回路と、前記出力データレジ
スタに接続し前記出力選択信号によつて出力デー
タレジスタの保持データを出力装置保持データバ
スに出力するようにした保持データ入力ゲートと
を具備する複数の出力装置とにより構成すること
を特徴とするプロセス入出力制御装置の出力制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13915782A JPS5930105A (ja) | 1982-08-12 | 1982-08-12 | プロセス入出力制御装置の出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13915782A JPS5930105A (ja) | 1982-08-12 | 1982-08-12 | プロセス入出力制御装置の出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930105A JPS5930105A (ja) | 1984-02-17 |
| JPS6221122B2 true JPS6221122B2 (ja) | 1987-05-11 |
Family
ID=15238899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13915782A Granted JPS5930105A (ja) | 1982-08-12 | 1982-08-12 | プロセス入出力制御装置の出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930105A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0431060Y2 (ja) * | 1985-08-22 | 1992-07-27 | ||
| JPH0719117B2 (ja) * | 1985-11-25 | 1995-03-06 | 松下電工株式会社 | シ−ケンサのビツト演算回路 |
| JPH0168039U (ja) * | 1987-10-23 | 1989-05-01 |
-
1982
- 1982-08-12 JP JP13915782A patent/JPS5930105A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5930105A (ja) | 1984-02-17 |
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