JPS622464B2 - - Google Patents
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- JPS622464B2 JPS622464B2 JP54006924A JP692479A JPS622464B2 JP S622464 B2 JPS622464 B2 JP S622464B2 JP 54006924 A JP54006924 A JP 54006924A JP 692479 A JP692479 A JP 692479A JP S622464 B2 JPS622464 B2 JP S622464B2
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- JP
- Japan
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- transistor
- gate electrode
- input
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート（MIS）型集積回路装置
MISIC）の入出力保護回路に関するものである。
MISIC）の入出力保護回路に関するものである。
一般にMISICには、まさつや雑音などによる異
常電圧が入力端子に印加された際に発生するゲー
ト絶縁膜の破壊を防止するために入力保護が施さ
れているのが普通である。
常電圧が入力端子に印加された際に発生するゲー
ト絶縁膜の破壊を防止するために入力保護が施さ
れているのが普通である。
従来、入出力保護回路としては、第１図に示す
ような不純物拡散層による接合D1のブレーク・
ダウンを利用したものや、第２図、第３図に示す
ようなMIS型トランジスタQ22，Q32を用いたもの
が一般的である。ただし、第２図はMIS型トラン
ジスタQ22のソース・ドレイン間のパンチ・スル
ー現象を利用したものであるのに対して、第３図
は、ゲート電極下の反転層による導電現象を利用
したものである。従つて第３図の場合、保護用
MIS型トランジスタQ32のしきい電圧ＶTHを入力
端子N3で扱う通常の信号電圧の最大値ＶIHより
も高く、初段トランジスタQ31のゲート絶縁膜の
絶縁耐圧よりも低く設定する必要がある。なぜな
らば、ＶTHがＶIHより低いと入力端子のリーク電
流を生じ、MISICの機能をそこなうからである。
この場合、Q32のゲート絶縁膜としてMISIC内部
にも多く用いられている素子分離用の厚い酸化シ
リコン膜を用いることが多い。
ような不純物拡散層による接合D1のブレーク・
ダウンを利用したものや、第２図、第３図に示す
ようなMIS型トランジスタQ22，Q32を用いたもの
が一般的である。ただし、第２図はMIS型トラン
ジスタQ22のソース・ドレイン間のパンチ・スル
ー現象を利用したものであるのに対して、第３図
は、ゲート電極下の反転層による導電現象を利用
したものである。従つて第３図の場合、保護用
MIS型トランジスタQ32のしきい電圧ＶTHを入力
端子N3で扱う通常の信号電圧の最大値ＶIHより
も高く、初段トランジスタQ31のゲート絶縁膜の
絶縁耐圧よりも低く設定する必要がある。なぜな
らば、ＶTHがＶIHより低いと入力端子のリーク電
流を生じ、MISICの機能をそこなうからである。
この場合、Q32のゲート絶縁膜としてMISIC内部
にも多く用いられている素子分離用の厚い酸化シ
リコン膜を用いることが多い。
しかしながら、第１図、第２図に示した入力保
護回路は、基本的にはＰ−Ｎ接合の逆方向バイア
ス特性を利用しているため通常の状態では、非常
にリーグ電流が小さいのに対し、実常電圧が入力
端子に印加された場合には、抵抗が非常に小さく
なり、しかも、しきい電圧が30V前後と比較的高
いために、急激に過大電流が流れ、その結果、入
力保護素子である拡散抵抗やMIS型トランジスタ
のＰ−Ｎ接合の熱的破壊や、配線に用いているア
ルミ層の溶断をひき起こすおそれがある。
護回路は、基本的にはＰ−Ｎ接合の逆方向バイア
ス特性を利用しているため通常の状態では、非常
にリーグ電流が小さいのに対し、実常電圧が入力
端子に印加された場合には、抵抗が非常に小さく
なり、しかも、しきい電圧が30V前後と比較的高
いために、急激に過大電流が流れ、その結果、入
力保護素子である拡散抵抗やMIS型トランジスタ
のＰ−Ｎ接合の熱的破壊や、配線に用いているア
ルミ層の溶断をひき起こすおそれがある。
また、第３図の入力保護回路についても、上記
のトランジスタをQ32として用いた場合には、や
はり、しきい電圧が40V前後であり、比較的高
く、チヤネル部の抵抗が大きいため、やはり発熱
し、Ｐ−Ｎ接合の劣化を生じたり、Ｐ−Ｎ接合付
近のアルミ配線層が溶けて流れ出し、隣接する他
のアルミ配線層と短絡することがある。
のトランジスタをQ32として用いた場合には、や
はり、しきい電圧が40V前後であり、比較的高
く、チヤネル部の抵抗が大きいため、やはり発熱
し、Ｐ−Ｎ接合の劣化を生じたり、Ｐ−Ｎ接合付
近のアルミ配線層が溶けて流れ出し、隣接する他
のアルミ配線層と短絡することがある。
これに対してQ32のゲート絶縁膜を薄くしきい
電圧を下げると効果があるが、MISIC内部の他の
MIS型トランジスタとは異なるゲート絶縁膜を形
成するか、チヤネル領域にイオン注入するなどに
よつて入力保護用MIS型トランジスタQ32を形成
する必要があり、工程が長くなり好ましくない。
電圧を下げると効果があるが、MISIC内部の他の
MIS型トランジスタとは異なるゲート絶縁膜を形
成するか、チヤネル領域にイオン注入するなどに
よつて入力保護用MIS型トランジスタQ32を形成
する必要があり、工程が長くなり好ましくない。
本発明の目的は、MISICの入力端子あるいは、
出力端子に対する異常電圧による破壊を防止する
ために効果的な入力保護回路を提供することにあ
る。
出力端子に対する異常電圧による破壊を防止する
ために効果的な入力保護回路を提供することにあ
る。
本発明のＮチヤネル型MISICの入力端子に対す
る実施例として第４図に回路図を示す。ただしこ
こに使用されているMIS型トランジスタは、エン
ハンスメント型である。
る実施例として第４図に回路図を示す。ただしこ
こに使用されているMIS型トランジスタは、エン
ハンスメント型である。
本発明による入力保護装置は、MISICの入力端
子N41あるいは出力端子と容量Ｃを介して接続さ
れたゲート電極を持つ入力保護用MIS型トランジ
スタQ42のソースが接地され、ドレインが前記被
保護MISICの初段トランジスタQ41のゲート電極
あるいは、出力用トランジスタのソースまたはド
レインに接続されており、さらに入力端子N41と
前記初段トランジスタQ41のゲート電極との間あ
るいは、出力端子と前記出力トランジスタのソー
スまたはドレインとの間に抵抗要素が挿入されて
いることを特徴とする。
子N41あるいは出力端子と容量Ｃを介して接続さ
れたゲート電極を持つ入力保護用MIS型トランジ
スタQ42のソースが接地され、ドレインが前記被
保護MISICの初段トランジスタQ41のゲート電極
あるいは、出力用トランジスタのソースまたはド
レインに接続されており、さらに入力端子N41と
前記初段トランジスタQ41のゲート電極との間あ
るいは、出力端子と前記出力トランジスタのソー
スまたはドレインとの間に抵抗要素が挿入されて
いることを特徴とする。
すなわち本発明は、第５図に示す等価回路から
わかるように、外部入力端子あるいは、出力端子
N51に印加された異常電圧を容量C1と第４図の
N44に付属している浮遊容量や、Q42のゲート容量
などの合成容量C0とで分割し、C0の両端に発生
した電圧を入力保護用トランジスタQ52のゲート
入力電圧とすることを特徴とする。従つて入出力
保護用トランジスタQ42，Q52のしきい電圧ＶTH
は第３図の入力保護回路の場合のように制限する
必要がなく、被保護MISIC内部の他のトランジス
タと同一のものでさしつかえなく、マスクパター
ンにより、容量Ｃの大きさを適当に選択するだけ
で、入出力保護回路の動作が開始する入力電圧Ｖ
ONを決めることが可能で、入出力保護用トランジ
スタを作製するための特別な工程を付加する必要
がない。
わかるように、外部入力端子あるいは、出力端子
N51に印加された異常電圧を容量C1と第４図の
N44に付属している浮遊容量や、Q42のゲート容量
などの合成容量C0とで分割し、C0の両端に発生
した電圧を入力保護用トランジスタQ52のゲート
入力電圧とすることを特徴とする。従つて入出力
保護用トランジスタQ42，Q52のしきい電圧ＶTH
は第３図の入力保護回路の場合のように制限する
必要がなく、被保護MISIC内部の他のトランジス
タと同一のものでさしつかえなく、マスクパター
ンにより、容量Ｃの大きさを適当に選択するだけ
で、入出力保護回路の動作が開始する入力電圧Ｖ
ONを決めることが可能で、入出力保護用トランジ
スタを作製するための特別な工程を付加する必要
がない。
しかも、第１図、第２図に示したＰ−Ｎ接合の
逆方向特性を利用したものでなく、第３図と同様
異常電圧による電流のバイパス回路として反転層
によるチヤネルを用いており、さらに第３図のも
のと比較して、前記のごとく、入力保護用トラン
ジスタQ42のＶTHに制限がなくなつたことから、
ゲート絶縁膜を被保護MISIC内部の他のトランジ
スタと同様に薄くし、ＶTHを低く設定することが
可能となつたため、入力端子あるいは、出力端子
に異常電圧が印加された場合、比較的低電圧で応
答し、応答が非常に速いため、入力端子あるい
は、出力端子を比較的低電圧にクランプすること
ができ、前記のような急激な過大電流によるＰ−
Ｎ接合の劣化、アルミ配線層の溶断を防止するこ
とができる。
逆方向特性を利用したものでなく、第３図と同様
異常電圧による電流のバイパス回路として反転層
によるチヤネルを用いており、さらに第３図のも
のと比較して、前記のごとく、入力保護用トラン
ジスタQ42のＶTHに制限がなくなつたことから、
ゲート絶縁膜を被保護MISIC内部の他のトランジ
スタと同様に薄くし、ＶTHを低く設定することが
可能となつたため、入力端子あるいは、出力端子
に異常電圧が印加された場合、比較的低電圧で応
答し、応答が非常に速いため、入力端子あるい
は、出力端子を比較的低電圧にクランプすること
ができ、前記のような急激な過大電流によるＰ−
Ｎ接合の劣化、アルミ配線層の溶断を防止するこ
とができる。
さらに、本発明によれば、入力保護用トランジ
スタQ42のゲート電極が直流的には、入力端子と
絶縁されているため、第４図に示すように、エン
ハンスメント型トランジスタQ43のドレインを入
力保護用トランジスタQ42のゲート電極に接続
し、またソースN43を接地、あるいは基板負電圧
とすると、Q43がONした場合には入力端子N41の
電位の変化によらず、N44を接地電位あるいは、
基板負電位に固定し、Q42をOFF状態のまま維持
でき、また、Q43がOFFした場合には、N44はフ
ローテイング状態となり、入力端子N41の電位の
変化によつてN44の電位が変化するようになり、
上記のような機能を果すことができる。
スタQ42のゲート電極が直流的には、入力端子と
絶縁されているため、第４図に示すように、エン
ハンスメント型トランジスタQ43のドレインを入
力保護用トランジスタQ42のゲート電極に接続
し、またソースN43を接地、あるいは基板負電圧
とすると、Q43がONした場合には入力端子N41の
電位の変化によらず、N44を接地電位あるいは、
基板負電位に固定し、Q42をOFF状態のまま維持
でき、また、Q43がOFFした場合には、N44はフ
ローテイング状態となり、入力端子N41の電位の
変化によつてN44の電位が変化するようになり、
上記のような機能を果すことができる。
以下Ｎチヤネル型MISICの入力端子を例にとる
こととする。
こととする。
N44が常にフローテイング状態であると、周囲
の回路要素との容量結合によりN44の電位が浮き
上つた場合、入力端子に信号電圧が加わると誤つ
て入力保護回路が動作し、被保護MISICの機能を
そこなう可能性があるため、これを考慮してＶON
を設定する必要があるが、Q43を付加すると、前
記のごとくN44の電位が浮き上がつてもQ43をON
させることによりN44の電位を接地電位、あるい
は基板負電位にもどすことが可能であり、その後
Q43をOFF状態にしておけば入力保護回路が誤つ
て動作することなく、ＶONをさらに低くすること
ができる。
の回路要素との容量結合によりN44の電位が浮き
上つた場合、入力端子に信号電圧が加わると誤つ
て入力保護回路が動作し、被保護MISICの機能を
そこなう可能性があるため、これを考慮してＶON
を設定する必要があるが、Q43を付加すると、前
記のごとくN44の電位が浮き上がつてもQ43をON
させることによりN44の電位を接地電位、あるい
は基板負電位にもどすことが可能であり、その後
Q43をOFF状態にしておけば入力保護回路が誤つ
て動作することなく、ＶONをさらに低くすること
ができる。
さらに、入力端子に信号電圧が加わる時にQ43
がON状態になるようにしておくと、ＶONをＶIH
より低くすることも可能である。
がON状態になるようにしておくと、ＶONをＶIH
より低くすることも可能である。
このようにQ43を付加すると、ＶONをさらに低
く設定することが可能なために、本発明の効果は
さらに増大する。ただし、この場合、ON状態で
ある場合には、第２図に示した保護回路と同様の
機能を果すことになる。
く設定することが可能なために、本発明の効果は
さらに増大する。ただし、この場合、ON状態で
ある場合には、第２図に示した保護回路と同様の
機能を果すことになる。
たとえば、N42を接地電位、N43を基板負電位に
接続しておくと、Q43のゲート電極がソースより
も高くなるため基板電位が−ＶTHより低い場合は
Q43がON状態となる。従つて、被保護MISICに電
源電圧が供給されていない状態では本発明による
入力保護回路となる。また、N43を接地電位、N42
に正の電源を接続しておくと同様の動作をする。
接続しておくと、Q43のゲート電極がソースより
も高くなるため基板電位が−ＶTHより低い場合は
Q43がON状態となる。従つて、被保護MISICに電
源電圧が供給されていない状態では本発明による
入力保護回路となる。また、N43を接地電位、N42
に正の電源を接続しておくと同様の動作をする。
また、被保護MISIC内部に入力端子N41に信号
電圧が加わる際に高電位となるクロツクがある場
合、N43を接地電位に接続し、N42に前記のクロツ
クを与えると、電源電圧供給後も、入力端子に信
号電圧が加わつている間以外は、本発明による入
力保護回路となる。以上の例では、ＶONをＶIN以
下に設定してよいが、ＶONをＶINより高く設定す
るならば、N43を接地電位に接続し、N42には、入
力信号電圧が加わつていない時間（スタンバイ
時）の一部あるいは全部の期間高電位となるクロ
ツクを与えることもできる。この場合入力信号電
圧が加わつている間と、電源電圧が供給されてい
ない間、すなわちスタンバイ時以外は本発明によ
る入力保護回路となる。この場合第６図に示すよ
うに、エンハンスメント型トランジスタQ64を追
加し、そのドレインを入力端子N61に、ソースを
接地電位に接続し、ゲート電極に前記クロツクを
与えるとスタンバイ時にもQ64が入力保護として
働くことになり、常にチヤネル領域によるバイパ
ス回路の存在する入出力保護回路となる。
電圧が加わる際に高電位となるクロツクがある場
合、N43を接地電位に接続し、N42に前記のクロツ
クを与えると、電源電圧供給後も、入力端子に信
号電圧が加わつている間以外は、本発明による入
力保護回路となる。以上の例では、ＶONをＶIN以
下に設定してよいが、ＶONをＶINより高く設定す
るならば、N43を接地電位に接続し、N42には、入
力信号電圧が加わつていない時間（スタンバイ
時）の一部あるいは全部の期間高電位となるクロ
ツクを与えることもできる。この場合入力信号電
圧が加わつている間と、電源電圧が供給されてい
ない間、すなわちスタンバイ時以外は本発明によ
る入力保護回路となる。この場合第６図に示すよ
うに、エンハンスメント型トランジスタQ64を追
加し、そのドレインを入力端子N61に、ソースを
接地電位に接続し、ゲート電極に前記クロツクを
与えるとスタンバイ時にもQ64が入力保護として
働くことになり、常にチヤネル領域によるバイパ
ス回路の存在する入出力保護回路となる。
本発明の第４図の例をMISICに実施した場合の
パターン例を第７図に示す。破線は、Ｎ型拡散
層、一点鎖線は多結晶シリコン層、実線は、コン
タクト開孔部とアルミ配線層をそれぞれ示す。ア
ルミ７１は、外部入力端子N41用パツド、７２は
拡散層抵抗R4、ポリシリコン層７３は、入力保
護用トランジスタQ42のゲート電極を形成すると
同時にアルミ７１と重なつた部分で容量Ｃを形成
している。多結晶シリコン層７５は、Q43のゲー
ト電極を形成し、アルミ７７は、初段トランジス
タQ41（第７図中には記されていない）に接続さ
れている。なお本例は、N42（アルミ７４）接地
電位、N43（アルミ７６）を基板電位とした例に
ついて示されている。
パターン例を第７図に示す。破線は、Ｎ型拡散
層、一点鎖線は多結晶シリコン層、実線は、コン
タクト開孔部とアルミ配線層をそれぞれ示す。ア
ルミ７１は、外部入力端子N41用パツド、７２は
拡散層抵抗R4、ポリシリコン層７３は、入力保
護用トランジスタQ42のゲート電極を形成すると
同時にアルミ７１と重なつた部分で容量Ｃを形成
している。多結晶シリコン層７５は、Q43のゲー
ト電極を形成し、アルミ７７は、初段トランジス
タQ41（第７図中には記されていない）に接続さ
れている。なお本例は、N42（アルミ７４）接地
電位、N43（アルミ７６）を基板電位とした例に
ついて示されている。
なお以上は主としてＮチヤネル型MISICの入力
端子に関して詳細に説明したが、ドレイン又はソ
ースに結合された出力端子に関しても、また、Ｐ
チヤネル型MISIC、相補型MISICの入出力端子に
関しても同様のことが言える。
端子に関して詳細に説明したが、ドレイン又はソ
ースに結合された出力端子に関しても、また、Ｐ
チヤネル型MISIC、相補型MISICの入出力端子に
関しても同様のことが言える。
第１図、第２図および第３図は、それぞれ従来
の入力保護回路を示す図、第４図、第６図は、本
発明の実施例を示す回路図、第５図は、本発明の
原理を説明するための等価回路図、第７図は、第
４図に示された実施例をMIS型半導体集積回路に
実施した場合のパターンをそれぞれ示す図であ
る。 Q1，Q21，Q31，Q41，Q61は、被保護MIS型半
導体集積回路の初段トランジスタ、Q22，Q32，
Q42，Q52，Q62は保護用トランジスタ、Q43，Q63
はゲートコントロール用トランジスタ、Q64は第
２の保護用トランジスタ、R1，R2，R3，R4，
R5，R6は抵抗素子、Ｃ，C0，C1，C2は容量素
子、N1，N2，N3，N41，N51，N61は外部入力端
子、N42，N43はゲートコントロール用端子、φは
クロツクをそれぞれ示す。また、第７図に関して
は、実線はアルミ配線層とコンタクト開孔部、破
線は拡散層、一点鎖線は多結晶シリコン層を示
す。
の入力保護回路を示す図、第４図、第６図は、本
発明の実施例を示す回路図、第５図は、本発明の
原理を説明するための等価回路図、第７図は、第
４図に示された実施例をMIS型半導体集積回路に
実施した場合のパターンをそれぞれ示す図であ
る。 Q1，Q21，Q31，Q41，Q61は、被保護MIS型半
導体集積回路の初段トランジスタ、Q22，Q32，
Q42，Q52，Q62は保護用トランジスタ、Q43，Q63
はゲートコントロール用トランジスタ、Q64は第
２の保護用トランジスタ、R1，R2，R3，R4，
R5，R6は抵抗素子、Ｃ，C0，C1，C2は容量素
子、N1，N2，N3，N41，N51，N61は外部入力端
子、N42，N43はゲートコントロール用端子、φは
クロツクをそれぞれ示す。また、第７図に関して
は、実線はアルミ配線層とコンタクト開孔部、破
線は拡散層、一点鎖線は多結晶シリコン層を示
す。
Claims (1)
- 【特許請求の範囲】 １ 入力端子あるいは出力端子と容量素子を介し
て接続されたゲート電極を持つ保護用絶縁ゲート
型電界効果トランジスタのソースが接地され、そ
のドレインが被保護絶縁ゲート型電界効果トラン
ジスタのゲート電極あるいは、出力用トランジス
タのソースまたはドレインに接続されており、さ
らに前記入力端子と前記被保護トランジスタのゲ
ート電極との間、あるいは、前記出力端子と前記
出力用トランジスタのソースまたはドレインとの
間に、抵抗素子が挿入されていることを特徴とす
る集積回路。 ２ 前記保護用トランジスタのゲート電極はゲー
トコントロール用エンハンスメント型トランジス
タのドレインが接続され、前記保護用トランジス
タのゲート電極を、フローテイング状態あるいは
定電位に維持された状態に制御しうるようにした
ことを特徴とする特許請求の範囲第１項に記載の
集積回路。 ３ 前記被保護トランジスタのゲート電極、ある
いは出力用トランジスタのソースまたはドレイン
にソースが接地された第２の保護用トランジスタ
のドレインを接続し、かつ該第２の保護用トラン
ジスタのゲート電極と、前記ゲート・コントロー
ル用トランジスタのゲート電極に、前記入力端子
あるいは出力端子に信号電圧が印加されていない
期間の少なくとも一部の期間高電位となる制御電
圧を加え、さらに前記ゲートコントロール用トラ
ンジスタのソースを接地したことを特徴とする特
許請求の範囲第２項に記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP692479A JPS55105372A (en) | 1979-01-23 | 1979-01-23 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP692479A JPS55105372A (en) | 1979-01-23 | 1979-01-23 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55105372A JPS55105372A (en) | 1980-08-12 |
| JPS622464B2 true JPS622464B2 (ja) | 1987-01-20 |
Family
ID=11651785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP692479A Granted JPS55105372A (en) | 1979-01-23 | 1979-01-23 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55105372A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584976A (ja) * | 1981-07-01 | 1983-01-12 | Mitsubishi Electric Corp | Ｍｉｓ電界効果型半導体装置の破壊防止回路 |
-
1979
- 1979-01-23 JP JP692479A patent/JPS55105372A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55105372A (en) | 1980-08-12 |
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