JPS6226582B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体基体主表面に形成された電極
膜と外部電極との接続が加圧力によりなされる、
いわゆる圧接型半導体装置に関する。

圧接型半導体装置は特に扱う電流が大きく、半
導体基体内部での発熱量が多いときに好適の構造
である。この構造の特徴は、半導体基体の主表面
上に設けられた電極膜と、半導体装置の最外部に
位置する外部電極との固定および両者の電気的接
続を鑞付け等の接着によらず、両者間に圧力を印
加して達成する点にある。このようにすれば、通
電時の半導体基体内での発熱に帰因する熱応力を
電極膜と外部電極間の滑動によつて解除できるの
である。外部電極として、半導体基体と熱膨張係
数が大きく異なる材料（例えば銅）を用いるとき
は、外部電極と電極膜間に熱膨張係数が半導体基
板と近似した材料（例えばタングステン）からな
るインターナルバツフア（Internal Buffer）を
用い熱応力を緩和することも広く行なわれてい
る。この場合、インターナルバツフアと電極膜お
よび外部電極とは圧力により固定される。

従来、比較的大きな電力を扱うゲートターンオ
フ（以下、GTO）サイリスタ、電界効果サイリ
スタ、トランジスタ等の半導体スイツチング装置
にも上述の圧接構造を適用されている。これらの
半導体スイツチング装置では、スイツチング特性
を損なわずに大電流をスイツチングできるよう
に、半導体基体内に多数の単位素子が並設され、
インターナルバツフアあるいは外部電極によつて
それら単位素子の電極膜の一種が並列に接続され
る構造を採用している。

このような従来例の構造とその欠点について、
インターナルバツフアを有するGTOサイリスタ
に関して、第１図によつて具体的に説明する。第
１図において、半導体基体１は、ｐ型エミツタ
（アノード側エミツタ）層１１、ｎ型ベース（ア
ノード側ベース）層１２、ｐ型ベース（カソード
側ベース）層１３およびｎ型エミツタ（カソード
側エミツタ）層１４の積層構造を有する。半導体
基体１のアノード層１１側の主表面にはタングス
テンのアノード電極５が鑞付されている。これと
反対側の主表面は凹凸状を呈している。凸部には
カソード層１４が、凹部にはｐ型ベース層１３が
露出しており、それぞれの露出面にカソード電極
膜２およびゲート電極膜３が形成されている。

カソード電極膜２は第１図ａに示すように、半
導体基体１の主表面上に放射状に分割されて配置
されている。個々のカソード電極膜２に対応して
カソード層１４も分割されており、それによつて
半導体基体１は多数の単位素子に分割されてい
る。なお、第１図ａにおいて凹凸の境界線および
ゲート電極膜３は図面の煩雑化を避けるために図
示されていない。

カソード電極膜２上には環状のインターナルバ
ツフア４が載置され、これにより多数の単位素子
のカソード電極膜が並列に接続される。インター
ナルバツフア４上には銅のカソード外部電極６が
載置されている。また、アノード電極５は銅から
なるアノード外部電極７に鑞付されている。
GTOサイリスタのゲート外部電極（図示せず）
は、ゲート電極膜３の中央に接続されインターナ
ルバツフアの貫通孔４１およびカソード外部電極
６に設けられた凹部６１、およびカソード外部電
極６の一部に設けられ凹部６１と外部を連絡する
溝（図示せず）を通つて外部へ導かれる。

カソードおよびアノード外部電極間には、それ
ぞれの外周に取付けられたフランジ（図示せず）
および半導体基体を内部に収納する絶縁筒（図示
せず）に設けられた他のフランジとを溶接するこ
とにより封止される。そして、使用時にはカソー
ド外部電極６とアノード外部電極７間に圧力が加
えられ、この加圧力によつてカソード外部電極６
とインターナルバツフア４およびインターナルバ
ツフア４とカソード電極膜２が電気的熱的に良好
に接続され、順方向電圧降下値を低くしかつ通電
時の発熱が外部冷却器へ伝わり易くするようにさ
れる。

そのためには、上述の加圧力は所定値以上の値
が要求され、200Kg/cm²程度の圧力が通常用いられ
ている。例えば外径が2.5cm、内径が1.2cmのイン
ターナルバツフア４を用いた場合、インターナル
バツフア４とカソード外部電極６間の電気および
熱抵抗を低くするには一対の外部電極６，７間に
は全圧力として約760Kgの圧力が印加される。こ
の圧力は同時にインターナルバフア４とカソード
電極２間にも伝わり、両者間を電気的熱的に接続
する。

ところが、本発明者等の実験によれば、カソー
ド外部電極６とインターナルバツフア４間の電気
および熱的接触を良好にする圧力は、インターナ
ルバツフア４とカソード電極膜２間には過大であ
ることが明らかとなつた。そのために、半導体装
置使用時の熱サイクルが加わることと相俟つて、
カソード電極膜２がクリープ現象をおこし、変形
することが明らかとなつた。変形が著しい場合に
はカソード電極膜２が隣接するゲート電極膜３と
接触してカソード・ゲート間が短絡したり、カソ
ード電極膜２が不均一に変形し、それが進んでイ
ンターナルバツフア４と半導体基体１との平行性
が保たれず、インターナルバツフア４の外周と半
導体基体１とが接触する事故が生じる。また、こ
のような事故を生じないまでも、クリープ現象に
よる変形のためにカソード電極膜２の厚さが薄く
なるとともにカソード電極膜２と半導体基体１と
が合金化され、半導体装置のスイツチング特性が
悪化する欠点があつた。

なお、このような欠点はカソード電極膜２とし
てアルミニウム等の比較的硬度の低い金属を使用
したときに著しいが、それ以外の金属を用いた場
合でも生じることがわかつた。

上述の欠点を回避するために、一対の外部電極
間に加える全圧力を下げ、インターナルバツフア
４とカソード電極膜２間のクリープ現象による上
述の欠点が生じずかつ両者間の電気および熱的接
触が良好となるようにすることを検討した。しか
しその場合はインターナルバツフア４とカソード
外部電極６間の加圧力も下がり、それらの間の電
気および熱的接触が十分に行なわれないという新
たな問題が生じた。その結果、インターナルバツ
フア４とカソード外部電極６との熱低抗が増大し
て、半導体装置の冷却が十分行なわれないという
欠点を生じる。同じことは、アノード電極５とア
ノード外部電極７とを圧接する場合にもあてはま
る。

本発明の目的は、上述の従来例の欠点を回避
し、広面積で圧接される電極部材間と狭面積で圧
接される電極部材間の圧接力の不調和を改善し、
いずれにおいても良好な電気および熱的接触を達
成した圧接型半導体装置を提供することにある。

本発明の他の目的は、電極膜がクリープ現象に
よつて変形することのない圧接型半導体装置を提
供することにある。

上述の目的を達成するために本発明の特徴とす
るところは、一方の主表面に異なる種類の電極膜
が形成されている半導体基体と、半導体基体の一
方の主表面上の一種の電極膜に加圧接触された電
極部材と半導体基体の他方の主表面に接続された
他の電極部材を有するものにおいて、上述の一対
の電極部材間の加圧力を上述の一種の電極膜と分
担する手段を設けた点にある。すなわち、上述の
一種の電極膜と同様に上述の電極部材に加圧接触
される表面部分を有するが、それ自体は電流通路
とならない、調圧領域を有するようにした点にあ
る。

上述の構成を採用することによつて、半導体基
体と電極部材、例えばインターナルバツフアとの
接触面積が調圧領域の分だけ増加するので、同じ
全圧力のもとでは半導体基体の電極膜に加わる単
位面積あたりの圧力が低下する。従つて、例えば
インターナルバツフアを有するものではインター
ナルバツフアと電極膜との電気、熱的接触を良好
に保ちつつ、両者間の単位面積あたりの圧力を低
下させ、電極膜の変形を防止することができる。
また、インターナルバツフアと外部電極間の圧力
は変化しないから、この間での電気、熱的接触も
良好に保たれる。更に、本発明に係る調圧領域は
電流通路とならないので、半導体基体の電気的特
性を何ら悪化させない。

以下、本発明の実施例について説明する。

第２図に本発明の一実施例である、インターナ
ルバツフアを有するGTOサイリスタの構造を示
す。

第２図において、第１図と同じ部分は第１図に
おけると同じ符号で示されている。なお、一対の
外部電極は第２図では省略されている。

第２図において、半導体基体１は動作領域とし
てのサイリスタ領域Ａと、環状の調圧領域Ｂと、
領域Ａと領域Ｂの間に介在する環状の隔離領域Ｃ
とから成る。サイリスタ領域Ａの接合構造は第１
図における半導体基体１のそれと同等である。調
圧領域Ｂは、インターナルバツフア４とアノード
電極５間に、金属膜２２、n⁺型層２１４、ｐ型
１３、ｎ型層１２、n⁺型層２１１からなる積層
構造を有する。隔離領域Ｃは、ゲート電極膜３と
アノード電極５間にｐ型層１３、ｎ型層１２、
n⁺型層２１１から成る積層構造を有する。領域
Ａのｐ型ベース層と領域ＢおよびＣのｐ型層、領
域Ａのｎ型ベース層と領域ＢおよびＣのｎ型層は
それぞれ一体に形成されている。

第２図ａにおいて、インターナルバツフア４は
その内周および外周が一点鎖線で表わされてい
る。ゲート電極膜３の輪郭は図面の煩雑化を避け
るために図示されていないが、大略、カソード電
極膜２および金属膜２２の輪郭に沿つた形状であ
る。同図ａでは金属膜２２とインターナルバツフ
ア４の外周が一致していないが、これは図解を容
易にするための便宜であり、実際は同図ｂに示さ
れるように両者は略一致している。

本実施例の半導体基体１はインターナルバツフ
ア４側での直径が35mmであり、領域ＡとＣを合わ
せた部分の直径が30mm、領域Ｃの幅は2.5mmであ
る。各半導体層の寸法は次の通りである。ｎ型エ
ミツタ層１４はひとつの幅が300μｍ、長さが６
mmであり、全体で72本形成されている。その厚さ
は15μｍである。ｐ型ベース層１３の厚さは30μ
ｍ、ｎ型ベース層１２の厚さは180μｍ、ｐ型エ
ミツタ層１１の厚さは45μｍ、n⁺型層２１１の
厚さは50μｍである。

この半導体基体１は、比抵抗が50Ω−cmのｎ型
シリコンから成る半導体基体を出発材料とし、次
の工程で製作された。半導体基体の一方の主表面
から燐を表面のシート抵抗が２Ω／□となるよう
に選択的にプレデポジシヨン（pre deposition）
し、その後引伸ばし拡張してn⁺型層２１１を形
成した。次に、一対の主表面からガリウムを表面
のシート抵抗が22Ω／□となるように全面にプレ
デポジシヨンし、その後引伸ばし拡散してｐ型ベ
ース層１３およびｐ型エミツタ層１１を同時に形
成した。上述の工程により拡散が及ばなかつた半
導体基板部分がｎ型ベース層１２となる。次に、
半導体基体の他方の主表面（ｐ型ベース層の露出
主表面）からほう素を表面のシート抵抗が11Ω／
□となるように拡散し、ｎ型エミツタ層１４およ
びn⁺型層２１４を同時に形成した。続いて、半
導体基体の他方の主表面を選択的に25μｍエツチ
ングしてゲート電極膜３が付着されるべき凹部を
形成した。エツチング液は硝酸、弗酸、酢酸の混
合液を用いた。

半導体基体１を上述のように作製した後、その
一方の主表面にタングステン板のアノード電極を
金−アンチモン合金によつて鑞付けした。次に、
一方の主表面のｎ型エミツタ層１４、ｐ型ベース
層１３およびn⁺型層２１４の露出部にそれぞれ
カソード電極膜２、ゲート電極膜３および金属膜
２２をアルミニウムの蒸着法によつて13μｍの厚
さに形成した。

なお、一方の主表面のカソード電極膜２、ゲー
ト電極膜３および金属膜２２の間は、これらが蒸
着される前に形成されたSiO₂膜で覆われている
が、図面の簡単化のため図示されていない。

カソード電極膜２および金属膜２２には厚さ１
mmのタングステン製インターナルバツフア４が載
置され、各カソード電極膜２および金属膜２２が
電気的に接続される。インターナルバツフア４お
よびアノード電極５にはそれぞれ銅製外部電極
（図示せず）が当接され、一対の外部電極間を気
密に連絡する絶縁筒（図示せず）と共に、外囲器
を構成する。ゲート電極膜３には、ゲート電極リ
ード（図示せず）が接続され、ゲート電極リード
はインターナルバツフアの中央孔および隣接する
外部電極に設けられた溝、絶縁筒を貫通する孔を
通つて外部へ導かれる。このようにして作製され
たGTOサイリスタの定格は800V、300Aである。

本実施例では、一対の外部電極間に約1000Kgの
圧力が印加され、この圧力によつてカソード外部
電極とインターナルバツフア４、インターナルバ
ツフア４とカソード電極膜２間の電気、熱的接触
を達成させている。本実施例ではカソード電極膜
２のみならず、カソード電極膜２と同じ高さの金
属膜２２が同時にインターナルバツフア４に圧接
される。そのために、約1000Kgの圧力はカソード
電極膜２のみならず、金属膜２２にも加わり、単
位面積あたりの圧力は低下する。

本実施例において、１本のカソード電極膜２の
幅は約0.2mm、長さは約６mmでありそれが72本形
成されているのでカソード電極膜２の全面積は約
86.4mm²である。従来はこの面積のみで約1000Kgの
圧力を支えていたので、約1160Kg/cm²の圧力がカ
ソード電極膜に加わつていたのである。この圧力
では電気、熱的接触は良好になされるものの、ク
リープ現象を招き易く、上述した通りの欠点が回
避できなかつた。

これに対し、本実施例では金属膜２２が圧力を
分担する。金属膜２２は環状であり、内径が約30
mm、外径が約35mmであるからその面積は約255mm²
となり、カソード電極膜４の面積と合せて約341
mm²となる。従つて、本実施例では、カソード電極
膜２には約293Kg/cm²の圧力しか加わらない。この
圧力はインターナルバツフアとの間に良好な電
気、熱的接触を達成するのに十分な値であると同
時に、アルミニウムのカソード電極膜２のクリー
プ現象に基づく変形を実用上問題にならない程度
までに抑制することができる。

事実、第１図に示す従来例と本実施例について
圧力を1000Kgとして比較実験したところ、GTO
サイリスタとしての電気的特性および熱放散性に
ついては双方とも良好であつたが、室温−125℃
間の熱サイクルを多数回経験させる熱疲労試験を
行つた結果、従来例では約一万サイクル経過後に
ゲート・カソード間が短絡されるものが目立つた
のに対し、本実施例GTOサイリスタは約10万サ
イクル経過後も何らの故障も生じなかつた。試験
後、ゲート・カソード間の短絡した従来例GTO
サイリスタを分解・調査したところ、カソード電
極膜が変形してゲート電極膜と接触していたこと
が明らかとなつた。

本実施例において、金属膜２２およびその直下
に相当する半導体領域（調圧領域）は主電流通路
とならないようにしている。その理由を説明す
る。調圧領域は圧接力を負担するのが目的である
ので、個々のカソード電極膜２と比較して広面積
とすることが望ましい。また、一定面積の半導体
基体１を有効に活用するためにもカソード電極膜
２のように細分割せず、ある程度広い面積とする
ことが望ましい。ところが、GTOサイリスタの
如き半導体スイツチング装置においては、ターン
オフ動作を確実かつ高速で行うために、主電流通
路である一方のエミツタを細分割しているのであ
る。従つて、調圧領域をも電流通路として用いる
ならば、その部分（特に隣接するゲート電極膜３
から最も遠い部分）でターンオフ動作が行なわれ
なかつたり、著しく遅れるという不都合が生ずる
のである。

本実施例ではそのための手段として、第２図に
示すように調圧領域Ｂではｐ型エミツタ層が設け
られておらず積層数が１層だけ減らされており、
代りにn⁺型層２１１が設けられている。このよ
うにすれば、金属膜２２とアノード電極５間に順
電圧が印加されてもアノード側からホールの注入
が起らないので電流通路とならない。

この作用を確実にするために、本実施例では隔
離領域Ｃが設けられている。領域Ｃは次の２つの
作用を有する。この領域Ｃでは領域Ｂと直じくｐ
型エミツタ層が設けられていない。それによつ
て、金属膜２２とアノード電極５間を半導体基体
１の斜め方向に主電流が通らないようにしてい
る。そのためには、領域Ｃの幅をｎ型ベース層１
２の厚さ以上とすることが好ましい。また、ｎ型
ベース層１２における少数キヤリヤの拡散長以上
とすることが更に好ましい。本実施例の場合、領
域Ｃの幅を約１mm以上として好結果が得られた。
次に、領域Ｃの一方の主表面露出部にはゲート電
極膜３が形成されている。それによつて、仮に領
域Ｂにわずかに主電流が流れているとしても、こ
の部分のゲート電極膜３によつてこの主電流を完
全にゲートターンオフさせることができる。

本実施例の調圧領域Ｂは半導体基体１の外周に
沿つて設けられており、インターナルバツフア４
の外周縁のすべての部分と当接する。従つて、上
述の従来例の欠点であつたインターナルバツフア
と半導体基体１の平行性が保たれずに両者が接触
する事故は皆無となつた。

第３図は本発明の他の実施例を示す。

図において第２図と同等の部分は第２図におけ
ると同じ符号で示す。

本実施例では４個の調圧領域Ｂが、それらの表
面に形成される金属膜２２がカソード電極膜群と
ほぼ同心となるように周方向に等間隔で配置され
ている。本実施例では調圧領域Ｂがカソード電極
膜２と並んで配置されているので、半導体基体１
の外径を増大させずに調圧領域Ｂを導入すること
ができる。また、第３図では便宜上、カソード電
極膜２が同心で放射状に配列されているが、ゲー
ト外部電極の取出し方あるいはGTOサイリスタ
の電気特性の設計如何によつてはカソード側電極
膜２の形状が例えばうず状、非同心の放射状等種
種変更される場合がある。そのような場合には、
本実施例の思想に従つて適宜カソード電極膜２の
間に分割して調圧領域Ｂを形成することができ
る。

第３図ｂに第３図ａの−断面要部を拡大し
て示す。

各符号は第２図ａに準ずる。

調圧領域Ｂおよび隔離領域Ｃの作用、効果は第
２図におけると同様である。

本実施例ではサイリスタ領域Ａのｐ型エミツタ
層１１の一部をn⁺型領域１１１で置換した構造
を採用している。n⁺型領域１１１はｐ型エミツ
タ層１１とｎ型ベース層１２間のpn接合をアノ
ード電極５に短絡し、GTOサイリスタのターン
オフ時間を短縮させる効果を有する。このn⁺型
領域１１１はｎ型エミツタ層１４の直下に対応す
るｐ型エミツタ層１１の一部のみに形成されるも
のであり、この点において調圧領域Ｂのn⁺型層
２１１と本質的に異なる。なお、このn⁺型領域
１１１は第２図に示した実施例にも適用可能なこ
とは勿論である。

上述の二種の実施例は、調圧領域Ｂおよび隔離
領域Ｃを形成するのに何ら特殊の手段を必要とせ
ず、サイリスタ領域Ａの製造工程に若干の修正を
加えるのみでサイリスタ領域Ａと同時的に形成す
ることができ、カソード電極膜２および金属膜２
２の高さが特別の配慮をせずともそろうので本発
明の好ましい実施態様である。しかしながら、本
発明は上述の実施例以外にも様々な態様をとるこ
とが可能である。以下、それらの具体例について
説明する。

まず、調圧領域Ｂを確実に非動作の領域とする
ために、同領域Ｂに金あるいは白金等の重金属原
子、電子線あるいはガンマ線等の放射線照射によ
る結晶欠陥を導入し、これらをライフタイムキラ
ーとして、領域Ｂにおけるキヤリヤのライフタイ
ムを著しく短縮させることが有効である。この手
段は隔離領域Ｃに対しても適用できる。また、ラ
イフタイムキラーを領域Ｂに十分に導入して領域
Ｃを不要とすることもできる。

次に、調圧領域Ｂおよび隔離領域Ｃのアノード
電極５に隣接する部分を第２図ｂおよび第３図ｂ
に示すn⁺型層２１１とするかわりに、不純物濃
度の極端に近い型（n^-型およびp^-型の総称）
半導体層とし、この層からのキヤリヤの注入が実
質的に生じないようにすることが可能である。

第４図には本発明の更に他の実施例を示す。

本実施例ではサイリスタ領域Ａのｐ型ベース層
１３が調圧領域Ｂに含まれないようにすると共
に、調圧領域Ｂの金属膜２２に隣接する半導体領
域をｐ型領域６１とし、ｐ型ベース層１３とｐ型
領域６１をｎ型ベース層１２によつて分離したも
のである。こうすることにより調圧領域Ｂは主電
流の通路とならず、しかもゲート・カソード電極
間にターンオンあるいはターンオフ用電圧が印加
されたときも、ｐ型領域６１とｎ型ベース層１２
間、あるいはｎ型ベース層１２とｐ型ベース層１
３間のpn接合が逆バイアスされるので、金属膜
２２とゲート電極膜３間には電流が流れず、
GTOサイリスタの電気的特性を変化させること
はない。なお、本実施例の平面形状は第３図に示
すものと同じなので説明は省略する。本実施例の
構造を第２図に示す形状のものに適用することも
勿論可能である。

これまでに述べた各実施例では、カソード電極
膜がゲート電極膜よりも凸出して設けられている
ものに平なインターナルバツフアを適用したもの
について説明したが、これとは反対に、カソード
電極膜とゲート電極膜が同一平面上に並設され、
インターナルバツフアとしてカソード電極膜およ
び調圧領域表面に接触する部分を他より凸出させ
たものを用いても本発明の効果が享受できる。

また、上述の各実施例ではカソード外部電極と
カソード電極膜との間にインターナルバツフアを
有するものについて説明した。しかしインターナ
ルバツフアが存在しない場合でも、広面積のアノ
ード電極とアノード外部電極とをろう付によらず
圧接する場合には、カソード外部電極とカソード
電極膜間およびアノード外部電極とアノード電極
間の圧接力に不調和が生じ、同じ問題点が生ずる
のである。例えば一対の外部電極を銅−炭素繊維
複合材あるいはタングステン、モリブデン等の低
熱膨張係数を有する材料を用いた場合にはインタ
ーナルバツフアは省略可能である。本発明は、従
つて、このような場合でも適用できるものであ
る。

更に半導体基体の各半導体層の導電型をｎとｐ
で反転させて得られる逆極性の半導体基体であつ
ても適用できることは言うまでもない。

以上詳細に述べたように、本発明によれば各電
極部圧間で良好な電気および熱的接触を達成し、
しかも信頼性の高い圧接型半導体装置を提供する
のに効果がある。

【図面の簡単な説明】

第１図従来のGTOサイリスタを示し、ａは平
面図、ｂはａの−切断線に沿う縦断面図、第
２図は本発明の一実施例になるGTOサイリスタ
を示し、ａは平面図、ｂはａの−切断線に沿
う縦断面図、第３図は本発明の更に他の実施例に
なるGTOサイリスタを示し、ａは平面図、ｂは
ａの−切断線に沿う要部断面拡大図、第４図
は本発明の更に他の実施例になるGTOサイリス
タの要部断面拡大図である。 １…半導体基体、２…カソード電極膜、３…ゲ
ート電極膜、４…インターナルバツフア、５…ア
ノード電極、６，７…外部電極、２２…金属膜。

Claims (1)

1. 【特許請求の範囲】 １ 一対の主表面間に導電型が相互に異なるアノ
   ード側エミツタ層、アノード側ベース層カソード
   側ベース層およびカソード側エミツタ層が順次積
   層されて３個のpn接合が形成され、カソード側
   主表面にカソード側ベース層とカソード側エミツ
   タ層が露出した半導体基体と、カソード側ベース
   層上およびカソード側エミツタ層上にそれぞれ形
   成されたゲート電極膜およびカソード電極膜と、
   カソード電極膜に加圧により接触する板状電極部
   材と、半導体基体のアノード側主表面に接触する
   他の電極部材とを有する加圧接触型の半導体装置
   において、上記半導体基体は、上記カソード側電
   極膜と上記他の電極部材間に上記両エミツタおよ
   び両ベースの４層の積層構造からなる動作領域
   と、上記カソード側主表面に設けられた金属膜と
   上記他方の電極部材間に上記カソード側エミツタ
   層および両ベース層の３層の積層構造からなるこ
   とによつて電流通路となり得ない調圧領域とを有
   し、上記金属膜に上記板状電極部材が加圧接触さ
   れることを特徴とする半導体装置。 ２ 一対の主表面間に導電型が相互に異なるアノ
   ード側エミツタ層、アノード側ベース層カソード
   側ベース層およびカソード側エミツタ層が順次積
   層されて３個のpn接合が形成され、カソード側
   主表面にカソード側ベース層とカソード側エミツ
   タ層が露出した半導体基体と、カソード側ベース
   層上およびカソード側エミツタ層上にそれぞれ形
   成されたゲート電極膜およびカソード電極膜と、
   カソード電極膜に加圧により接触する板状電極部
   材と、半導体基体のアノード側主表面に接触する
   他の電極部材とを有する加圧接触型の半導体装置
   において、上記半導体基体は、上記カソード側電
   極膜と上記他の電極部材間に上記両エミツタおよ
   び両ベースの４層の積層構造からなる動作領域
   と、上記カソード側主表面上に設けられた金属膜
   と上記他方の電極部材間に上記カソード側ベース
   層と同導電型で上記アノード側ベース層を介して
   該カソード側ベース層から離して設けられた半導
   体層、上記アノード側ベース層および上記アノー
   ド側エミツタ層の３層の積層構造からなることに
   よつて電流通路となり得ない調圧領域とを有し、
   上記金属膜に上記板状電極部材が加圧接触される
   ことを特徴とする半導体装置。