JPS6226742B2 - - Google Patents
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- JPS6226742B2 JPS6226742B2 JP57044033A JP4403382A JPS6226742B2 JP S6226742 B2 JPS6226742 B2 JP S6226742B2 JP 57044033 A JP57044033 A JP 57044033A JP 4403382 A JP4403382 A JP 4403382A JP S6226742 B2 JPS6226742 B2 JP S6226742B2
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- data
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
この発明は、アドレス・バス上に出力された特
定のアドレスに応答してデータ・バス上にデータ
を送出する制御回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a control circuit that sends data onto a data bus in response to a specific address output onto an address bus.
従来、この種の制御回路として第１図に示すも
のがあつた。第１図において、１はアドレス・バ
ス１ａからアドレス信号ADSを受け取るレシー
バ、２はアドレス・バス１ｂを介してレシーバ１
から上位のアドレス信号ADSUを受け取り、予め
設定された自己アドレスとの照合をし、一致が得
られたときにアドレス一致信号ADINを付勢する
照合回路、３はアドレス・バス１ｃを介してレシ
ーバ１から下位のアドレス信号ADSLを受け取り
これによりデータの読み出しをするレジスタ、４
はアドレス一致信号ADINとストローブ信号STR
との論理積によりイネーブル信号DENを発生す
るアンド・ゲート、５はイネーブル信号DENに
応答してレジスタ３のデータDATAをデータ・
バス５ａに送出するドライバである。 Conventionally, there has been a control circuit of this type as shown in FIG. In FIG. 1, 1 is a receiver that receives an address signal ADS from an address bus 1a, and 2 is a receiver 1 that receives an address signal ADS via an address bus 1b.
3 is a verification circuit that receives the upper address signal ADSU from the address bus 1c, compares it with a preset self-address, and energizes the address match signal ADIN when a match is found; 3 is connected to the receiver 1 via the address bus 1c; a register that receives the lower address signal ADSL from 4 and reads data accordingly;
are address match signal ADIN and strobe signal STR
AND gate 5 generates the enable signal DEN by ANDing the data DATA of the register 3 with the data DEN.
This is a driver that sends data to the bus 5a.
動作を説明すると、アドレス信号ADSは、レ
シーバ１を介して照合回路２に入力され、自己ア
ドレスと照合される。これにより、自己アドレス
が検出されると、アドレス一致信号ADINがハ
イ”１”となり、ストローブ信号STRによりア
ンド・ゲート４が開き、アンド・ゲート４はドラ
イバ５のイネーブル信号DENをハイ”１”にす
る。 To explain the operation, the address signal ADS is input to the verification circuit 2 via the receiver 1, and is verified against its own address. As a result, when the self address is detected, the address match signal ADIN becomes high "1", the AND gate 4 is opened by the strobe signal STR, and the AND gate 4 sets the enable signal DEN of the driver 5 to high "1". do.
一方、レジスタ３は、アドレス信号ADSUによ
りアドレスが指定され、、ストローブ信号STRに
よりデータDATAを出力、即ち読み出しをす
る。このデータDATAはドライバ５を介してデ
ータ・バス５ａに送出される。 On the other hand, the address of the register 3 is specified by the address signal ADSU, and the data DATA is outputted, ie, read, by the strobe signal STR. This data DATA is sent to the data bus 5a via the driver 5.
ところで、ドライバ５がイネーブル信号DEN
によりイネーブルされる際にスイツチング・ノイ
ズが図示なしの電源回路を介し、又は電気的な浮
遊結合によりアドレス・バス１ａに誘導され、照
合回路２における照合を乱し、これを不一致のも
のにさせる。このスイツチング・ノイズが消滅す
ると、照合回路２は再びアドレス一致を検出し、
イネーブル信号DENをハイ”１”にする。これ
により、再びスイツチング・ノイズが発生し、以
下前述の繰り返しとなり、データ・バス５ａ上の
データはスイツチング・ノイズにより影響を受け
たものとなる。 By the way, driver 5 uses enable signal DEN
When enabled, switching noise is induced into the address bus 1a via a power supply circuit (not shown) or by electrical floating coupling, disturbing the matching in the matching circuit 2 and causing it to be inconsistent. When this switching noise disappears, the matching circuit 2 detects address matching again,
Set the enable signal DEN to high “1”. As a result, switching noise occurs again, and the above-mentioned process is repeated, and the data on the data bus 5a is affected by the switching noise.
従来のデータ出力制御回路は、データ・バス上
に発生するノイズがアドレス・バス上のアドレス
信号に重畳されるような構成であつたので、デー
タ・バス上のデータがスイツチング・ノイズによ
り影響を受け、正しいデータをデータ・バスに接
続されている相手側に転送できなくなる欠点があ
つた。 Conventional data output control circuits have a configuration in which noise generated on the data bus is superimposed on the address signal on the address bus, so the data on the data bus is affected by switching noise. However, there was a drawback that the correct data could not be transferred to the other side connected to the data bus.
この発明は、上記のような従来のものの欠点を
除去することを目的になされたもので、照合回路
のアドレス一致信号によるデータ出力の期間中は
照合回路に入力されるアドレス信号をラツチする
ことにより、データ・バス上のデータがドライバ
のスイツチング・ノイズにより、影響を受けない
ようにすることができるデータ出力制御回路を提
供するものである。 This invention was made for the purpose of eliminating the above-mentioned drawbacks of the conventional device.The present invention was made for the purpose of eliminating the above-mentioned drawbacks of the conventional device. The present invention provides a data output control circuit that can prevent data on a data bus from being affected by switching noise of a driver.
以下この発明の一実施例を示す第２図のブロツ
ク図を参照して説明する。第２図において、第１
図と同一部分は同一符号を付けてあり、６は入
力が無意の期間中は、入力信号をそのまま出力信
号とし、入力が有意の期間中は、有意となる直
前の入力信号をラツチし、このラツチ内容を出力
し入力信号が変化しても出力信号は変化しない機
能を有するラツチ回路（汎用ICでは74LS75等）
であり、アンド・ゲート４のイネーブル信号
DENを入力とする。 An embodiment of the present invention will be explained below with reference to the block diagram of FIG. 2. In Figure 2, the first
The same parts as in the figure are given the same reference numerals.During the period when the input is invalid, the input signal is used as the output signal, and during the period when the input is significant, the input signal immediately before it becomes significant is latched, and this A latch circuit with a function that outputs the latch contents and does not change the output signal even if the input signal changes (general-purpose IC such as 74LS75)
and the enable signal of AND gate 4
Take DEN as input.
第２図は、第１図に対し、上記ラツチ回路を付
加した構成である。 FIG. 2 shows a configuration in which the latch circuit described above is added to FIG. 1.
第３図は第２図に示す回路の動作を第１図の場
合と比較して説明するタイムチヤートである。ア
ドレス・バス１ａを介してアドレス信号ADSが
レシーバ１に入力され、ラツチ回路６に入力され
る。この時点（時刻t1）においてはストローブ信
号STRは無意側であり、ラツチ回路６の入力
は無意であるのでラツチ回路６は入力をそのまま
出力する。これよりアドレス信号ADSUが照合回
路２に送られる。時刻t1においてアドレス信号
ADSUの内容が当該回路のアドレス、即ち自己ア
ドレスとなるとすると、アドレス一致信号ADIN
が照合回路２より出力される。その後時刻t2にな
ると、ストローブ信号STRが発生し、レジスタ
３がアドレス信号ADSLの内容により指定される
番地のデータを出力すると共に、イネーブル信号
DENが出力される。 FIG. 3 is a time chart for explaining the operation of the circuit shown in FIG. 2 in comparison with the case of FIG. An address signal ADS is input to the receiver 1 via the address bus 1a and is input to the latch circuit 6. At this time (time t 1 ), the strobe signal STR is on the insignificant side and the input to the latch circuit 6 is insignificant, so the latch circuit 6 outputs the input as is. From this, the address signal ADSU is sent to the verification circuit 2. Address signal at time t 1
If the contents of ADSU are the address of the circuit concerned, that is, the self address, then the address match signal ADIN
is output from the matching circuit 2. Thereafter, at time t2 , the strobe signal STR is generated, and register 3 outputs the data at the address specified by the contents of the address signal ADSL, and also outputs the enable signal.
DEN is output.
イネーブル信号DENにより、
(1) ドライバ５は、データ・バス５ａに、レジス
タ３の出力するデータDATAを送り出す。 In response to the enable signal DEN, (1) the driver 5 sends the data DATA output from the register 3 to the data bus 5a.
(2) ラツチ回路６は、直前のアドレス信号ADS
をラツチし、このラツチ内容を出力する。（以
後DEN信号が有意中は、入力であるアドレス
信号が変化しても出力にはラツチ内容を出力す
る）
ドライバ５がデータ・バス５ａにデータを出力
する時点にてスイツチング・ノイズがアドレス信
号ADSに重畳されるが、ラツチ回路６の出力に
は影響を受けず、アドレスADSL ADSUは安定
し、アドレス一致信号ADIN、イネーブル信号
DEN、レジスタ３の出力データDATAはともに
安定したものとなり、データ・バス５ａに出力す
るデータDATAは安定する。(2) The latch circuit 6 uses the immediately preceding address signal ADS.
Latch and output the contents of this latch. (Afterwards, while the DEN signal is significant, even if the input address signal changes, the latched contents will be output.) At the time when the driver 5 outputs data to the data bus 5a, switching noise is generated in the address signal ADS. However, the output of the latch circuit 6 is not affected, and the address ADSL ADSU is stable, and the address match signal ADIN and enable signal
Both DEN and the output data DATA of the register 3 become stable, and the data DATA output to the data bus 5a becomes stable.
以上のように、この発明によれば、アドレス一
致信号でもつてデータを送出するドライバーを開
くように構成したデータ出力制御回路において、
ドライバーが開いている間は、アドレス信号をラ
ツチし、アドレス信号の変化を受けつけないよう
にしたので、ドライバーを開く際に発生するスイ
ツチング・ノズルによつてアドレス信号が影響を
受けても、データ・バスのデータをスイツチン
グ・ノイズから影響を受けない安定なものにする
ことができる。 As described above, according to the present invention, in the data output control circuit configured to open the driver that sends data even with an address match signal,
While the driver is open, the address signal is latched and changes in the address signal are not accepted, so even if the address signal is affected by the switching nozzle that occurs when the driver is opened, the data will not change. Bus data can be made stable and unaffected by switching noise.
第１図は従来のデータ出力制御回路の回路図、
第２図はこの発明に係るデータ出力制御回路の一
実施例を示す回路図、第３図は第１図、第２図の
回路の動作を説明したタイムチヤートである。
図において、１はレシーバ、２は照合回路、３
はレジスタ、４はアンド・ゲート、５はドライ
バ、６はラツチ回路である。なお、図中、同一符
号は同一部分を示す。
Figure 1 is a circuit diagram of a conventional data output control circuit.
FIG. 2 is a circuit diagram showing an embodiment of the data output control circuit according to the present invention, and FIG. 3 is a time chart illustrating the operation of the circuits shown in FIGS. 1 and 2. In the figure, 1 is a receiver, 2 is a matching circuit, and 3 is a receiver.
is a register, 4 is an AND gate, 5 is a driver, and 6 is a latch circuit. In addition, in the figures, the same reference numerals indicate the same parts.
Claims (1)
る自己アドレスとを照合して一致を検出する照合
回路と、この照合回路の出力によりデータを送出
するドライバと、このドライバの出力期間中は上
記照合回路に入力されるアドレス信号をラツチす
るラツチ回路とを備えたデータ出力制御回路。1. A verification circuit that compares the input address signal with a preset self-address and detects a match, a driver that sends data by the output of this verification circuit, and a driver that outputs data during the output period of this driver. and a latch circuit that latches an address signal input to the data output control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57044033A JPS58159282A (en) | 1982-03-18 | 1982-03-18 | Data output control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57044033A JPS58159282A (en) | 1982-03-18 | 1982-03-18 | Data output control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159282A JPS58159282A (en) | 1983-09-21 |
| JPS6226742B2 true JPS6226742B2 (en) | 1987-06-10 |
Family
ID=12680320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57044033A Granted JPS58159282A (en) | 1982-03-18 | 1982-03-18 | Data output control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159282A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029150U (en) * | 1988-07-01 | 1990-01-22 |
-
1982
- 1982-03-18 JP JP57044033A patent/JPS58159282A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029150U (en) * | 1988-07-01 | 1990-01-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159282A (en) | 1983-09-21 |
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