JPS6228571B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電極が形成される半導体基体の主表面
に段差を有する半導体装置の製法に関する。

従来から、ゲートターンオフサイリスタ
（Gate Turn Off thyristor、以下GTOサイリス
タと略記）、静電誘導サイリスタ（Static
Induction thyristor、以下SIサイリスタと略
記）、トランジスタ等、一対の主電極と制御電極
とを有する半導体装置においては電流容量の増大
化が進められている。それに伴つて構造も改良さ
れ、一方の主電極と制御電極とを、半導体基体の
一方の主表面に、主電極を多数に分割し制御電極
を個々の主電極を取り囲むように配置させる構成
がとられている。

更に、大電力用として一方の主表面を凹凸状と
なし、凸部を一方の主電極面に、凹部を制御電極
面とする構成がとられる場合が多い。このような
凹凸状を有する構成はいわゆる圧接型構造、すな
わち、多数の凸部にまたがつて載置される一方の
主電極板と半導体基体の他方の主表面に形成され
た他方の主電極に接続される他方の主電極板との
間に圧力を印加することによつてそれぞれの主電
極と主電極板との接続を達成するのに好適であ
る。

従来、圧接型構造に適用され半導体基体は、少
なくとも１個以上のpn接合を形成した後、一方
の主表面を化学的エツチング法等によつて凹凸状
とし、凸部および凹部にそれぞれ電極膜を形成す
ることによつて得られていた。あるいは反対に、
一方の主表面を凹凸状とし、凹部および凸部に所
定の半導体領域を形成しそれぞれの領域に所定の
電極を形成することにより得られていた。

しかしながら、いずれの場合においても、凹部
の形成によつて凹部の極部、すなわちメサ状とな
る凸部の周縁部が極めて小さな曲率半径を有する
ようになる。すなわち、メサ頂面と凹部内壁とが
ほぼ直角か、それに近い角度を有して交わるよう
になる。

このような構造においては従来、次のような欠
点があつた。凹部の底部および凸部の頂面にはそ
れぞれ電極膜が形成され、かつ電極膜間に露出す
る半導体基体表面には表面保護のためにSiO₂膜
等の絶縁物が被覆される。これは通常、まず凹部
および凸部の全面に熱酸化法、気相成長法等によ
つて均一なSiO₂膜あるいはPSG膜等を被着させた
後、電極を形成するべき部分を残して他をフオト
レジスト膜で覆い、フオトエツチング法によつて
電極形成部分の上述の絶縁膜をとり除く工程が使
用される。このときに、凸部の周縁部の曲率半径
が小さいと、この部分でフオトレジストの被覆が
部分的に行なわれなかつたり、所要厚さに達しな
い等不十分になるのである。そのため、上述の電
極形成のためのフオトエツチングにおいて凸部の
周辺部のフオトレジスト被覆が不十分な部分で絶
縁膜がエツチングされ、半導体基体が部分的に露
出したり、絶縁膜の厚さが極端に薄くなる。その
結果、フオトエツチング時あるいは電極膜形成時
に有害不純物や電極金属粒子等の異物が半導体基
体表面あるいはそのごく近くまで入り込み、半導
体基体の電気的特性、例えば電極間の絶縁性等を
悪化させる。

本発明の目的は上述した従来技術の欠点を解決
し、段差部における表面保護膜の不完全が防止さ
れ、半導体基体の汚染あるいは耐圧劣化が防止さ
れる半導体装置の製法を提供することにある。

この目的を達成するために本発明の特徴とする
ところは、一方の主表面が凹凸形状を有し、凹部
と凸部にそれぞれ所定の電極膜が形成される半導
体装置において、半導体基体の一主表面上に多結
晶半導体層を設け、凸部を形成する部分にはマス
クを設けてエツチングし、フオトレジストが設け
られていない部分の多結晶半導体層とその下の半
導体基体の一部を除去することにある。

本発明によれば、凸部の頂部を形成する多結晶
半導体層の周縁部がなだらかな形状となる。その
ためこの部分を覆う表面保護膜も同様のなだらか
さを有するようになる。また、フオトレジストが
部分的にとぎれたりあるいは極端に薄くなる等の
不都合が回避される。その結果、従来例で問題で
あつた半導体基体の汚染が回避される。

このように多結晶半導体層の周縁部がなだらか
になるのは、多結晶半導体が単結晶半導体層より
もエツチングされやすいという性質に基づく。す
なわち、単結晶半導体層上に多結晶半導体層を形
成し、多結晶半導体層上に所定のマスクを付着さ
せてマスクにより被覆されない部分のみを選択的
にエツチングする。そのときに、多結晶半導体は
単結晶半導体よりもエツチングされやすいので、
エツチング現象がすすみ、多結晶半導体層がその
厚さ方向にエツチングされ、その下部にある単結
晶半導体層がエツチングされているときに、多結
晶半導体層の横方向におけるエツチング量が比較
的多くなる。その結果、エツチングにより露出し
た単結晶半導体層の側壁から多結晶半導体層の側
壁および多結晶半導体層の頂面に到る部分がなだ
らかになるのである。

以下、本発明の実施例をSIサイリスタを例にと
つて説明する。

第１図に本発明製法によつて得られたSIサイリ
スタの断面の一部を示す。この断面は、SIサイリ
スタをそのチヤンネルの長手方向と直角方向に切
断した場合を示している。

図において、シリコンからなる半導体基体１０
は、n^-型ベース層１、p⁺型アノード層２、ｐ型
ゲート領域３、n^-型領域４１、n⁺型カソード層
４２、n⁺型多結晶半導体層４３から成る。５は
チヤンネルであり、ゲート領域を貫通して形成さ
れている。すなわち、チヤンネル５によつて、
n^-型ベース層１とn^-型層４１は互いに接してい
る。

半導体基体１０のカソード層４２側の主表面は
凹凸状に形成され、凹部の底部にはｐ型ゲート層
３が露出している。また、凸部の頂部にはn⁺型
多結晶半導体層４３が露出している。そして、凹
部の底部と凸部の頂部を結ぶ面は、断面がなだら
かになるように形成されている。凹部の底部には
ｐ型ゲート層３にオーミツク接触するゲート電極
９１が、凸部頂部にはn⁺型多結晶半導体層４３
とオーミツク接触するカソード電極９２がそれぞ
れ形成されている。これらの電極間に露出する半
導体基体表面は表面保護のためほぼ均一な厚さの
SiO₂膜８で被覆されている。更に、p⁺型アノー
ド層２の露出主表面にはアノード電極９３が形成
され、上述のカソード電極とともに一対の主電極
を構成する。

ゲート電極９１は凸部を囲むように、図示され
ない部分で互いに連続して形成されている。ま
た、カソード電極９２にはカソード電極板２０が
載置され、これによりすべてのカソード電極９２
が電気的に接続される。

本SIサイリスタは、カソード電極２０とアノー
ド電極板９３間にカソード電極２０が負となる極
性の主電圧を印加し、ゲート電極９１を開放にし
た状態でオン状態として動作する。この場合の通
電路は、n⁺型多結晶半導体層４３、n⁺型層４
２、n^-型層４１、n^-型ベース層１およびp⁺型ア
ノード層２から成るn⁺n⁺n^-n^-p⁺ダイオードと、
n⁺型多結晶半導体層４３、n⁺型層４２、n^-型層
４１、ｐ型ゲート層３、n^-型ベース層１および
p⁺型アノード層から成るn⁺n⁺n^-pn^-p⁺サイリス
タである。このサイリスタは、主電圧印加と同時
にアノード・カソード電極間に上述のダイオード
構造を流れるダイオード電流によつてターンオン
される。

このSIサイリスタをターンオフするには、ゲー
ト電極３とカソード電極板２０との間に、ゲート
電極３が負となる極性のゲート電圧を印加する。
それにより、それまでアノード電極９３からカソ
ード電極９２へ流れていた主電流は、ゲート電極
９１へ流入するようになる。それと同時にｐ型ゲ
ート層３とn^-型ベース層１およびn^-型層４１と
の間のpn接合から空乏層が延びチヤンネル５を
ピンオフしてSIサイリスタがターンオフされる。

次に、本SIサイリスタの製法を、第２図に示す
工程図にそつて説明する。

まず、n^-型半導体基体１０（一例として抵抗
率200Ω・cm、厚さ500μｍ）を用意し(a)、n^-半
導体基体１０の一方の面にｐ型不純物を拡散し
て、p⁺型アノード層２（不純物濃度１×
10¹⁹atoms cm^-3）を形成する(b)。n^-型半導体基体
１０の他方の面には通常のフオトエツチングおよ
び拡散技術でｐ型不純物（ボロン）を選択的に拡
散し埋込みゲート層３を形成する。これは素子機
能の点から重要なチヤンネル部５を形成する部分
であるので、埋込みゲート層３の不純物濃度や、
ゲート領域相互の間隙すなわちチヤンネル５の幅
および縦方向の長さの誤差を少なく設定しなけれ
ばならない。本実施例では、オン電圧の低減およ
びスイツチング特性の点から、この埋込みゲート
層３の不純物濃度を１×10¹⁷atoms・cm^-3とした
(c)。

次に、埋込みゲート層３を形成した方の面にエ
ピタキシヤル法によつてn^-層４を形成する。

高耐圧のSIサイリスタを得るためには、ゲー
ト・カソード間耐圧を高くし空乏層を広げるかチ
ヤンネル部をせまく形成するは、またはチヤンネ
ル部で空乏が広がりやすくするかのいずれかの対
策が必要である。ゲート・カソード間耐圧を高く
するには、製造工程中にエツチダウン工程がある
この種装置では、フオトエツチ時に生ずる欠陥な
どの点で、歩留り良く形成するのはかなりむずか
しい。また、チヤンネル幅をせまくするには、フ
オトエツチングおよび拡散法を用いてチヤンネル
幅を決定するゲート層を形成するため、チヤンネ
ル幅の制御がむずかしいという不都合がある。

その点、大電流、高耐圧化のためには、チヤン
ネル部近傍で空乏層が低いゲート電電圧でも十分
広がり易い構造にすることが最も有効である。そ
こで次のような条件にて製作すれば、ターンオ
ン、ターンオフ特性の優れた、しかも大電流、高
耐圧SIサイリスタを歩留よく実現できる。

すなわち、上述の埋込みゲート層３を形成した
面にエピタキシヤル法にてｎ型半導体層４を形成
するにあたり、エピタキシヤル成長開始より、最
終的に埋込みゲート層３が表面方向にこの工程以
後の熱処理で伸びて達する面と同等、もしくはや
や上部になるような位置までｎ型半導体層をｎ型
半導体基体１０の濃度とほぼ同じかもしくはそれ
以下の濃度でまず成長させn^-型層４１を形成す
る。その後、エピタキシヤル成長のドーピングガ
スの量を増加し、連続的にカソード層となるn⁺
型層４２をエピタキシヤル法により、形成する。
このn⁺型層４２の不純物濃度と厚さは、必要な
ゲート・カソード間耐圧が得られるように調整さ
れる。

本実施例では不純物濃度を５×10¹⁸atoms・cm
^-3以上厚さを約15μｍとすることで十分カソード
機能をもたせつつ上述の課題を達成させた。なお
オン電圧の低減策として、不純物濃度を１×
10¹⁹atoms・cm^-3以上とする。

次に、カソード層となるn⁺型層４２の上にさ
らに、エピタキシヤル成長層と連続的に高濃度
（１×10¹⁹atoms・cm^-3以上）の多結晶半導体層４
３を形成する。すなわち、この多結晶半導体層４
３によつて、第１図に示した凹凸部の境界の丸味
の形成が凹凸部形成のためのフオトエツチングと
同工程において同時に実現できる。またさらにこ
の多結晶半導体層４３は最終的にはカソード電極
と接する面となる。多結晶半導体は金属とオーミ
ツク接触しやすいので大きな電流が流れてもオン
電圧が素子として最小限にできる。なお、多結晶
半導体層の形成は一連のエピタキシヤル成長時に
基板温度を約1000℃以下に降下させることにより
容易に達成される(d)。

なお、上述の一連のエピタキシヤル成長および
多結晶半導体層の成長において、各層の不純物濃
度および厚さは次の通りである。まず第１層目の
エピタキシヤル成長層であるn^-型層４１の濃度
は2.5×10¹⁴atoms・cm^-3、厚さは15μｍ、第２層
目のエピタキシヤル成長層であるn⁺型層４２の
濃度は５×10¹⁸atoms・cm^-3、厚さは15μｍ、第
３層目の多結晶半導体層４３では濃度２×
10¹⁹atoms・cm^-3、厚さは５μｍとした。

このようにエピタキシヤル成長層および多結晶
半導体層の積層構造４を形成後、チヤンネル部５
の幅および、埋込みゲート層３の厚さを所定の寸
法にするため、所定時間熱処理を施す(e)。続い
て、埋込みゲート層３が露出するようにエピタキ
シヤル成長層および多結晶半導体層の一部を化学
エツチングで除去してゲート電極取り出し部３１
を形成するとともに、カソード側主表面を凹凸状
に整形する(f)。凹凸の段差の量は、埋込みゲート
層３に十分低抵抗のオーミツク接触ができるこ
と、およびあまり段差がおおすぎると、埋込みゲ
ート層の凹部底部直下の厚さが薄くなつて耐圧低
下を起こすことなどを避けるために適当な量に設
定しなければならない。本実施例ではこの段差量
を約30μｍとした。

この工程はフオトエツチングによる選択エツチ
ング法で行なわれるため、従来構造では、段差部
の凸部の周縁７の形状は化学エツチング特有の極
めて鋭利な形状となつていた。本実施例では、多
結晶半導体層４３を堆積させているため、上述の
凸部周縁を丸みをおびたなだらかな形状にするこ
とができる。すなわち、n⁺型カソード層４２の
表面のみをフオトレジスト膜で選択的に保護し、
エツチングダウンすべき面を弗酸および硝酸系エ
ツチング液でエツチングすると、単結晶半導体の
みの場合は深さ方向にエツチングされると同時に
横方向も深さ方向の約2/3のエツチング速度でエ
ツチングされる。これに対して本実施例のように
最上部層を多結晶である場合、多結晶は単結晶と
比較してエツチング速度は倍以上速いので、エツ
チングダウン完了後の凸部周縁７は丸みをおびて
なだらかな形状となる。本実施例では、エツチン
グ量30μｍに対して、凸部周縁７の曲率半径は約
15μｍとなり、次工程の表面保護膜の均一な付着
や、フオトレジスト膜の均一な塗布が十分に行な
える形状であることが判明した。

次に、凹凸状の主表面全体に表面保護のための
SiO₂膜８をSiO₂で形成する。続いて凸部の頂部
のカソード電極形成部および凹部の底部のゲート
電極形成部のSiO₂膜をフオトエツチング法によ
つて選択的に除去する(g)。このとき、カソード電
極形成部からゲート電極形成部へ至る部分の形状
が丸みをおびたなだらかな形状であるため、フオ
トレジスト膜は凹凸状の主表面の全面に略均一に
付着させることが可能である。そのために、カソ
ード・ゲート両電極を形成する部分のSiO₂膜を
選択的にエツチングする工程において、特に凸部
周縁７でフオトレジスト膜がとぎれたり厚さが薄
くなることはない。したがつて、この部分で不所
望のエツチングが起つたり有害不純物が侵入する
不都合が回避され、ゲート・カソード間の耐圧劣
化を防止することができる。

この後、ゲート電極形成部、カソード電極形成
部およびアノード層２の表面にそれぞれゲート電
極、カソード電極およびアノード電極を形成して
第１図に示すSIサイリスタが完成する。

以上、本発明の実施例について詳細に説明した
が、本発明は上述の実施例に限らず、広く応用さ
れ得るものである。例えば、上述の実施例とは異
なる接合構造のSIサイリスタ、電界効果型トラン
ジスタ、GTOサイリスタ等、他の半導体装置に
も適用可能である。

また、本発明製法においても、n^-型半導体層
４１から多結晶半導体層４３までを一連の気相成
長工程によつて形成することが望ましいものの、
これに限定されない。例えばn^-型半導体層４１
をエピタキシヤル法によつて厚く形成した後、拡
散法によつてn⁺型カソード層４２を形成し、そ
の上に多結晶半導体層を形成する等の方法も採用
できる。

以上説明したように、本発明によれば半導体基
体の汚染あるいはそれに基づく絶縁劣化のない半
導体装置の製法が得られる。

【図面の簡単な説明】

第１図は本発明によつて得られるSIサイリスタ
の部分断面図、第２図は第１図に示されるSIサイ
リスタの主要製造工程を示す部分断面図である。 １…n^-型ベース層、２…p⁺型アノード層、３
…ｐ型ゲート層、５…チヤンネル、８…SiO₂
膜、４１…n^-型層、４２…n⁺型カソード層、４
３…n⁺型多結晶半導体層、９１…ゲート電極、
９２…カソード電極、９３…アノード電極。

Claims (1)

1. 【特許請求の範囲】 １ 一対の主表面を有し、一対の主表面間に少な
   くとも１個のpn接合が形成された単結晶半導体
   基体の一方の主表面上に多結晶半導体層を堆積さ
   せる工程と、多結晶半導体層の露出表面を選択的
   にマスクで覆う工程と、上記マスクで覆われた部
   分以外の上記多結晶半導体層およびその直下の単
   結晶半導体層の一部を選択的にエツチングして凹
   凸状に整形する工程と、上記凹凸状部の全面に表
   面保護膜を形成する工程と、上記凹部の底部およ
   び凸部の頂部の表面保護膜を選択的に除去して半
   導体層を露出させる工程と、上記半導体の露出部
   にそれぞれ電極を形成する工程とを具備すること
   を特徴とする半導体装置の製法。 ２ 特許請求の範囲第１項において、上記単結晶
   半導体基体の上記一方の主表面に露出する部分は
   エピタキシヤル法により形成され、上記多結晶半
   導体層は上記エピタキシヤル法により形成された
   部分と連続的に気相成長法により形成されること
   を特徴ととする半導体装置の製法。