JPS6231831B2 - - Google Patents
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- JPS6231831B2 JPS6231831B2 JP55129527A JP12952780A JPS6231831B2 JP S6231831 B2 JPS6231831 B2 JP S6231831B2 JP 55129527 A JP55129527 A JP 55129527A JP 12952780 A JP12952780 A JP 12952780A JP S6231831 B2 JPS6231831 B2 JP S6231831B2
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- JP
- Japan
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- transistor
- hold
- voltage
- capacitor
- collector
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
この発明は、サンプル時における電圧の瞬時値
を所定時間ホールドするサンプル・ホールド装置
に関する。
を所定時間ホールドするサンプル・ホールド装置
に関する。
サンプル・ホールド装置は、周知のように、時
間とともに変化している電圧の記録やデイジタル
変換に用いられ、コンデンサにサンプル電圧の瞬
時値を保持させ、コンデンサに保持させた電圧を
高入力インピーダンスのバツフアアンプを用いて
取り出すように構成されている。
間とともに変化している電圧の記録やデイジタル
変換に用いられ、コンデンサにサンプル電圧の瞬
時値を保持させ、コンデンサに保持させた電圧を
高入力インピーダンスのバツフアアンプを用いて
取り出すように構成されている。
従来、このサンプル・ホールド装置は、第１図
に示すように、サンプル時、入力電圧に応じてホ
ールド用コンデンサ２に充電回路を構成するトラ
ンジスタ４、放電回路を形成するトランジスタ６
を設置するとともに、入力サンプリングパルスＰ
sに応動してトランジスタ４，６を制御するため
にトランジスタ８，１０，１２および抵抗１６，
１８を設置し、コンデンサ２の端子電圧を取り出
すためのバツフアアンプ１４を設置したものであ
る。そして、入力端子２０にはサンプル・ホール
ドすべき入力電圧、入力端子２２にはサンプリン
グパルスが加えられるとともに、電源供給端子２
６には電源電圧Vccが加えられ、出力端子２４か
らホールド電圧が取り出されるのである。
に示すように、サンプル時、入力電圧に応じてホ
ールド用コンデンサ２に充電回路を構成するトラ
ンジスタ４、放電回路を形成するトランジスタ６
を設置するとともに、入力サンプリングパルスＰ
sに応動してトランジスタ４，６を制御するため
にトランジスタ８，１０，１２および抵抗１６，
１８を設置し、コンデンサ２の端子電圧を取り出
すためのバツフアアンプ１４を設置したものであ
る。そして、入力端子２０にはサンプル・ホール
ドすべき入力電圧、入力端子２２にはサンプリン
グパルスが加えられるとともに、電源供給端子２
６には電源電圧Vccが加えられ、出力端子２４か
らホールド電圧が取り出されるのである。
このサンプル・ホールド装置において、サンプ
リングパルスＰsが無い区間では、トランジスタ
８，１０はオフ状態となつてトランジスタ６はオ
フ状態となり、このとき、トランジスタ１２はオ
ン状態になるので、トランジスタ４はオフ状態に
なり、コンデンサ２は解放状態に置かれ、その充
電電圧が保持される。また、入力端子２２に加え
られたサンプリングパルスＰsの区間では、トラ
ンジスタ８，１０とともにトランジスタ６はオン
状態となり、トランジスタ６のオン状態によつて
トランジスタ１２がオフ状態となるので、トラン
ジスタ４は入力端子２０に印加されている入力電
圧とコンデンサ２の保持電圧との関係で活性状態
または非活性状態となる。すなわち、入力端子２
０に印加されている入力電圧の瞬時値が、コンデ
ンサ２の保持されている前の入力電圧より高い場
合には、トランジスタ４が活性状態となるのでト
ランジスタ４を通してコンデンサ２が充電され、
また、低い場合にはトランジスタ４は非活性状態
を維持し、コンデンサ２はトランジスタ６を通し
て放電され、トランジスタ４が活性状態に移行す
る点まで放電が持続する。このようにしてサンプ
ル時間にサンプルされたホールドすべき電圧の瞬
時値が一定時間コンデンサ２に保持され、出力端
子２４からホールド出力として取り出されるので
ある。
リングパルスＰsが無い区間では、トランジスタ
８，１０はオフ状態となつてトランジスタ６はオ
フ状態となり、このとき、トランジスタ１２はオ
ン状態になるので、トランジスタ４はオフ状態に
なり、コンデンサ２は解放状態に置かれ、その充
電電圧が保持される。また、入力端子２２に加え
られたサンプリングパルスＰsの区間では、トラ
ンジスタ８，１０とともにトランジスタ６はオン
状態となり、トランジスタ６のオン状態によつて
トランジスタ１２がオフ状態となるので、トラン
ジスタ４は入力端子２０に印加されている入力電
圧とコンデンサ２の保持電圧との関係で活性状態
または非活性状態となる。すなわち、入力端子２
０に印加されている入力電圧の瞬時値が、コンデ
ンサ２の保持されている前の入力電圧より高い場
合には、トランジスタ４が活性状態となるのでト
ランジスタ４を通してコンデンサ２が充電され、
また、低い場合にはトランジスタ４は非活性状態
を維持し、コンデンサ２はトランジスタ６を通し
て放電され、トランジスタ４が活性状態に移行す
る点まで放電が持続する。このようにしてサンプ
ル時間にサンプルされたホールドすべき電圧の瞬
時値が一定時間コンデンサ２に保持され、出力端
子２４からホールド出力として取り出されるので
ある。
ところで、このサンプル・ホールド装置では、
コンデンサ２のホールド電圧がトランジスタ４の
ベースエミツタ間耐圧より高い場合、トランジス
タ１２がオン状態に成つたとき、ホールド機能が
失われる欠点がある。そして、このサンプル・ホ
ールド装置では、入力信号のサンプリングをトラ
ンジスタ１２のオン、オフ作動により行つている
ため、入力条件としてプルアツプ（pull up）形
の高いインピーダンスの条件が必要である。
コンデンサ２のホールド電圧がトランジスタ４の
ベースエミツタ間耐圧より高い場合、トランジス
タ１２がオン状態に成つたとき、ホールド機能が
失われる欠点がある。そして、このサンプル・ホ
ールド装置では、入力信号のサンプリングをトラ
ンジスタ１２のオン、オフ作動により行つている
ため、入力条件としてプルアツプ（pull up）形
の高いインピーダンスの条件が必要である。
また、このサンプル・ホールド装置において、
第２図のＡは入力端子２０に加えられる入力電圧
波形ＶI、第２図のＢは入力端子２２に加えられ
るサンプリングパルスＰs、第２図のＣは出力端
子２４から取り出されるホールド電圧V0を示
す。すなわち、このサンプル・ホールド装置で
は、トランジスタ６，１２のスイツチングにおい
て、トランジスタ６のオフ状態への移行がトラン
ジスタ１２のオフ状態への移行より時間的に早く
行われると、第２図のＣに示すように、サンプル
時に異常パルスP1，P2，P3が発生するという欠点
があり、このような異常パルスの発生を防止する
ため、トランジスタ４，６，１０の時間遅れを補
償するための対策が必要である。
第２図のＡは入力端子２０に加えられる入力電圧
波形ＶI、第２図のＢは入力端子２２に加えられ
るサンプリングパルスＰs、第２図のＣは出力端
子２４から取り出されるホールド電圧V0を示
す。すなわち、このサンプル・ホールド装置で
は、トランジスタ６，１２のスイツチングにおい
て、トランジスタ６のオフ状態への移行がトラン
ジスタ１２のオフ状態への移行より時間的に早く
行われると、第２図のＣに示すように、サンプル
時に異常パルスP1，P2，P3が発生するという欠点
があり、このような異常パルスの発生を防止する
ため、トランジスタ４，６，１０の時間遅れを補
償するための対策が必要である。
そこで、この発明は、ホールド機能を改善する
とともに、スイツチング動作の時間遅れ等の不揃
いを無くして異常パルスの発生を防止したもので
ある。
とともに、スイツチング動作の時間遅れ等の不揃
いを無くして異常パルスの発生を防止したもので
ある。
この発明のサンプル・ホールド装置は、半導体
基板と同一導電型の分離領域によりエピタキシヤ
ル層を区画し、このエピタキシヤル層をベースに
設定するとともに、エピタキシヤル層にエミツタ
とともに第１のコレクタを形成し、かつ、分離領
域を通して半導体基板を第２のコレクタに設定し
たラテラル形トランジスタの第１及び第２のコレ
クタ間にホールド用コンデンサを接続してエミツ
タにサンプル・ホールドすべき入力信号、かつ、
ベースにサンプリングパルスに加えて、サンプリ
ングパルス及び入力信号に応じて前記コンデンサ
を第１のコレクタを通して充電し、かつ、前記コ
ンデンサを第１及び第２のコレクタ間の導通によ
り放電させるようにしたものである。
基板と同一導電型の分離領域によりエピタキシヤ
ル層を区画し、このエピタキシヤル層をベースに
設定するとともに、エピタキシヤル層にエミツタ
とともに第１のコレクタを形成し、かつ、分離領
域を通して半導体基板を第２のコレクタに設定し
たラテラル形トランジスタの第１及び第２のコレ
クタ間にホールド用コンデンサを接続してエミツ
タにサンプル・ホールドすべき入力信号、かつ、
ベースにサンプリングパルスに加えて、サンプリ
ングパルス及び入力信号に応じて前記コンデンサ
を第１のコレクタを通して充電し、かつ、前記コ
ンデンサを第１及び第２のコレクタ間の導通によ
り放電させるようにしたものである。
以下、この発明を図面に示した実施例に基づき
詳細に説明する。
詳細に説明する。
第３図は、この発明のサンプル・ホールド装置
の実施例を示し、第１図に示したサンプル・ホー
ルド装置と同一部分には同一符号を付してある。
の実施例を示し、第１図に示したサンプル・ホー
ルド装置と同一部分には同一符号を付してある。
このサンプル・ホールド装置は、サンプリング
時、ホールド用コンデンサ２に充電回路及び放電
回路をラテラル形PNPトランジスタ３０（以下単
にトランジスタ３０という）を設置したものであ
り、トランジスタ３０はベースＢ、エミツタＥ、
第１および第２のコレクタC1，C2を備えてい
る。トランジスタ３０において、ベースＢにはト
ランジスタ１０のコレクタが接続されてトランジ
スタ１０を通してサンプリングパルスＰsが加え
られ、エミツタＥにはトランジスタ４のエミツタ
に接続されてトランジスタ４を通してサンプル・
ホールドすべき入力信号としてたとえば入力電圧
V1が加えられ、コレクタC1，C2の間にはホール
ド用コンデンサ２が接続されている。
時、ホールド用コンデンサ２に充電回路及び放電
回路をラテラル形PNPトランジスタ３０（以下単
にトランジスタ３０という）を設置したものであ
り、トランジスタ３０はベースＢ、エミツタＥ、
第１および第２のコレクタC1，C2を備えてい
る。トランジスタ３０において、ベースＢにはト
ランジスタ１０のコレクタが接続されてトランジ
スタ１０を通してサンプリングパルスＰsが加え
られ、エミツタＥにはトランジスタ４のエミツタ
に接続されてトランジスタ４を通してサンプル・
ホールドすべき入力信号としてたとえば入力電圧
V1が加えられ、コレクタC1，C2の間にはホール
ド用コンデンサ２が接続されている。
そして、トランジスタ３０は、第４図に示すよ
うに、たとえば、Ｐ形の半導体基板３２に埋込層
３４を形成した後、その上に半導体基板３２とは
反対導電型のエピタキシヤル層３６を形成し、エ
ピタキシヤル層３６を半導体基板３２と同一導電
型の分離領域３８で一定の範囲に区画分離して、
その内部にベースＢ、エミツタＥ及び第１のコレ
クタC1を形成するとともに、第２のコレクタC2
を分離領域３８を通して半導体基板３２に設定し
たものである。
うに、たとえば、Ｐ形の半導体基板３２に埋込層
３４を形成した後、その上に半導体基板３２とは
反対導電型のエピタキシヤル層３６を形成し、エ
ピタキシヤル層３６を半導体基板３２と同一導電
型の分離領域３８で一定の範囲に区画分離して、
その内部にベースＢ、エミツタＥ及び第１のコレ
クタC1を形成するとともに、第２のコレクタC2
を分離領域３８を通して半導体基板３２に設定し
たものである。
以上の構成において、第５図を参照して動作を
説明する。第５図において、Ａは入力電圧V1、
ＢはサンプリングパルスＰs及びＣはホールド電
圧V0の波形を示す。このサンプル・ホールド装
置において、サンプリングパルスＰsが無い場
合、トランジスタ１０はオフ状態となるので、ト
ランジスタ３０にはベース電流が流入しない。こ
のため、トランジスタ３０に流れるベース電流に
関係なく、ホールド用コンデンサ２は解放状態に
なり、このコンデンサ２のホールド電圧が維持さ
れる。
説明する。第５図において、Ａは入力電圧V1、
ＢはサンプリングパルスＰs及びＣはホールド電
圧V0の波形を示す。このサンプル・ホールド装
置において、サンプリングパルスＰsが無い場
合、トランジスタ１０はオフ状態となるので、ト
ランジスタ３０にはベース電流が流入しない。こ
のため、トランジスタ３０に流れるベース電流に
関係なく、ホールド用コンデンサ２は解放状態に
なり、このコンデンサ２のホールド電圧が維持さ
れる。
次に、入力端子２２にサンプリングパルスＰs
が加えられると、サンプリングパルスＰsの区間
において、トランジスタ１０がオン状態に移行
し、コンデンサ２のホールド電圧を形成した前の
サンプル時の入力電圧に比較して次のサンプル時
の入力電圧が高いとき、トランジスタ４のエミツ
タ電位をクランプ点としてトランジスタ３０の第
１のコレクタC1を通してコンデンサ２が充電さ
れる。この場合、トランジスタ３０のコレクタ
C1はトランジスタ４のエミツタ電位ＶE4からトラ
ンジスタ３０のコレクタ飽和電圧ＶC1E30(SAT)を
引いた値の電位（ＶE4―ＶC1E30(SAT)）にクラン
プされる。また、コンデンサ２のホールド電圧を
形成した前のサンプル時の入力電圧に比較して今
回サンプル時の入力電圧が低い場合には、トラン
ジスタ３０のベース電位ＶB30がトランジスタ４
のエミツタ電位からトランジスタ３０のベース・
エミツタ間順方向降下電圧ＶFに低下するまで、
トランジスタ３０を介してコンデンサ２が放電さ
れる。即ち、コンデンサ２の放電回路は、トラン
ジスタ３０におけるコレクタC1をエミツタ、ベ
ースＢをベース、コレクタC2をコレクタとして
形成されるPNPトランジスタ（Sub―PNPトラン
ジスタ）で構成される。この場合、トランジスタ
３０のコレクタC1の電位はトランジスタ４のエ
ミツタ電位ＶE4からトランジスタ３０のエミツ
タ・ベス間電圧ＶBE30を引き、この値にトランジ
スタ３０のコレクタ・ベース間電圧ＶBC130を加
えた電位（ＶE4―ＶBE30＋ＶBC130）にクランプさ
れる。このようなサンプリング動作によつてサン
プル時コンデンサ２には、ほぼトランジスタ４の
エミツタ電位が印加され、サンプリングパルスＰ
sが無い場合、トランジスタ３０はオフ状態とな
るので、その電位（ＶE4）はコンデンサ２に保
持されることになる。
が加えられると、サンプリングパルスＰsの区間
において、トランジスタ１０がオン状態に移行
し、コンデンサ２のホールド電圧を形成した前の
サンプル時の入力電圧に比較して次のサンプル時
の入力電圧が高いとき、トランジスタ４のエミツ
タ電位をクランプ点としてトランジスタ３０の第
１のコレクタC1を通してコンデンサ２が充電さ
れる。この場合、トランジスタ３０のコレクタ
C1はトランジスタ４のエミツタ電位ＶE4からトラ
ンジスタ３０のコレクタ飽和電圧ＶC1E30(SAT)を
引いた値の電位（ＶE4―ＶC1E30(SAT)）にクラン
プされる。また、コンデンサ２のホールド電圧を
形成した前のサンプル時の入力電圧に比較して今
回サンプル時の入力電圧が低い場合には、トラン
ジスタ３０のベース電位ＶB30がトランジスタ４
のエミツタ電位からトランジスタ３０のベース・
エミツタ間順方向降下電圧ＶFに低下するまで、
トランジスタ３０を介してコンデンサ２が放電さ
れる。即ち、コンデンサ２の放電回路は、トラン
ジスタ３０におけるコレクタC1をエミツタ、ベ
ースＢをベース、コレクタC2をコレクタとして
形成されるPNPトランジスタ（Sub―PNPトラン
ジスタ）で構成される。この場合、トランジスタ
３０のコレクタC1の電位はトランジスタ４のエ
ミツタ電位ＶE4からトランジスタ３０のエミツ
タ・ベス間電圧ＶBE30を引き、この値にトランジ
スタ３０のコレクタ・ベース間電圧ＶBC130を加
えた電位（ＶE4―ＶBE30＋ＶBC130）にクランプさ
れる。このようなサンプリング動作によつてサン
プル時コンデンサ２には、ほぼトランジスタ４の
エミツタ電位が印加され、サンプリングパルスＰ
sが無い場合、トランジスタ３０はオフ状態とな
るので、その電位（ＶE4）はコンデンサ２に保
持されることになる。
以上説明したように、サンプリング部にラテラ
ル形のPNPトランジスタ３０を用いて、サンプリ
ングパルスＰsおよび入力電圧V1に応じてコンデ
ンサ３０をコレクタC1を通して充電し、かつ、
コンデンサ３０をコレクタC1，C2の導通によつ
て放電させることにより、サンプル・ホールドを
実現しており、そのサンプル・ホールド動作によ
るスイツチング動作がトランジスタ３０でで行わ
れるので、動作時間の時間遅れが全く無く、この
ため、第５図のＣに示すように従来のような異常
パルスは発生しない。また、このようにサンプリ
ングのオン、オフ動作をトランジスタ３０で行つ
た場合、エミツタ・ベース間に直接逆バイアス電
圧が加わらないため、このエミツタ・ベース間耐
圧以上のホールド電圧も可能であり、この結果、
ホールド機能が高められる。また、耐圧的にはト
ランジスタ３０のコレクタC1・ベース間耐圧ま
で用いることができ、この耐圧はトランジスタ３
０がラテラル構造であるため高く、一般に数＋Ｖ
の値の高い値まで用いることができる。
ル形のPNPトランジスタ３０を用いて、サンプリ
ングパルスＰsおよび入力電圧V1に応じてコンデ
ンサ３０をコレクタC1を通して充電し、かつ、
コンデンサ３０をコレクタC1，C2の導通によつ
て放電させることにより、サンプル・ホールドを
実現しており、そのサンプル・ホールド動作によ
るスイツチング動作がトランジスタ３０でで行わ
れるので、動作時間の時間遅れが全く無く、この
ため、第５図のＣに示すように従来のような異常
パルスは発生しない。また、このようにサンプリ
ングのオン、オフ動作をトランジスタ３０で行つ
た場合、エミツタ・ベース間に直接逆バイアス電
圧が加わらないため、このエミツタ・ベース間耐
圧以上のホールド電圧も可能であり、この結果、
ホールド機能が高められる。また、耐圧的にはト
ランジスタ３０のコレクタC1・ベース間耐圧ま
で用いることができ、この耐圧はトランジスタ３
０がラテラル構造であるため高く、一般に数＋Ｖ
の値の高い値まで用いることができる。
このような動作が得られることから、このサン
プル・ホールド装置では、充放電の不均衡が小さ
い利点がある。即ち、トランジスタ１０のコレク
タ電流をＩC10、トランジスタ３０のエミツタ
Ｅ、ベースＢ及びコレクタC1からなるラテラル
形PNPトランジスタの電流増幅率をβ１とすれ
ば、充電電流はβ1IC10で与えられる。一方トラン
ジスタ３０のC1をエミツタ、ベースＢ及びコレ
クタC2からなるSub PNPトランジスタの電流増
幅率をβ２とすれば、放電電流はβ2IC10で与えら
れ、この値は前記β1IC10とほぼ等しいことから、
充放電電流はバランスする。これを第１図に示す
従来装置との比較において説明すると、従来装置
の場合、第２図Ｃに示すホールド電圧波形のよう
に充電ａに対し放電ｂは遅く、両者は不均衡とな
つている。これに対し、この装置の場合、第５図
Ｃに示すホールド電圧波形のように充電ａと放電
ｂとは定電流によりほぼ同様の傾斜で立上り又は
立下りをしており、両者はバランス状態にあるこ
とが分る。
プル・ホールド装置では、充放電の不均衡が小さ
い利点がある。即ち、トランジスタ１０のコレク
タ電流をＩC10、トランジスタ３０のエミツタ
Ｅ、ベースＢ及びコレクタC1からなるラテラル
形PNPトランジスタの電流増幅率をβ１とすれ
ば、充電電流はβ1IC10で与えられる。一方トラン
ジスタ３０のC1をエミツタ、ベースＢ及びコレ
クタC2からなるSub PNPトランジスタの電流増
幅率をβ２とすれば、放電電流はβ2IC10で与えら
れ、この値は前記β1IC10とほぼ等しいことから、
充放電電流はバランスする。これを第１図に示す
従来装置との比較において説明すると、従来装置
の場合、第２図Ｃに示すホールド電圧波形のよう
に充電ａに対し放電ｂは遅く、両者は不均衡とな
つている。これに対し、この装置の場合、第５図
Ｃに示すホールド電圧波形のように充電ａと放電
ｂとは定電流によりほぼ同様の傾斜で立上り又は
立下りをしており、両者はバランス状態にあるこ
とが分る。
また、このサンプル・ホールド装置では、入力
端子２０に印加される入力信号をスイツチングし
ていないので、トランジスタ４に入るインピーダ
ンスはトランジスタ４をドライブできれば十分で
あり、高インピーダンス或いは低インピーダンス
である必要はなく、従来のサンプル・ホールド装
置に必要としていた対策は不要になる。
端子２０に印加される入力信号をスイツチングし
ていないので、トランジスタ４に入るインピーダ
ンスはトランジスタ４をドライブできれば十分で
あり、高インピーダンス或いは低インピーダンス
である必要はなく、従来のサンプル・ホールド装
置に必要としていた対策は不要になる。
ところで、このサンプル・ホールド装置では、
コンデンサ２のホールド電圧はほぼトランジスタ
４のエミツタ電位となるが、トランジスタ３０が
第４図に示す構造となつているため、コレクタ面
積がエミツタ面積より広く、僅かながらこの差が
電圧誤差となつて現れる。すなわち、ベースＢ・
コレクタC1間電圧ＶCIBとベースＢ・エミツタＥ
間電圧ＶEBとの間には、ＶC1B≧ＶEBの関係が生
じるが、これが問題となる場合には、第６図およ
び第７図に示すコレクタC1およびエミツタＥを
同一面積にしたラテラル形PNPトランジスタ３０
を使用すればよい。すなわち、コレクタ・ベース
間電圧ＶC1Bおよびエミツタ・ベース間電圧ＶEB
をＶCIB＝ＶEB、各電流増幅率βｆ，βｒをβｆ
≒βｒとすれば、飽和電圧Ｖ(SAT)０およびＶC
Ｂ＝ＶEBとなり、その差分による電圧誤差は極め
て小さくできる。
コンデンサ２のホールド電圧はほぼトランジスタ
４のエミツタ電位となるが、トランジスタ３０が
第４図に示す構造となつているため、コレクタ面
積がエミツタ面積より広く、僅かながらこの差が
電圧誤差となつて現れる。すなわち、ベースＢ・
コレクタC1間電圧ＶCIBとベースＢ・エミツタＥ
間電圧ＶEBとの間には、ＶC1B≧ＶEBの関係が生
じるが、これが問題となる場合には、第６図およ
び第７図に示すコレクタC1およびエミツタＥを
同一面積にしたラテラル形PNPトランジスタ３０
を使用すればよい。すなわち、コレクタ・ベース
間電圧ＶC1Bおよびエミツタ・ベース間電圧ＶEB
をＶCIB＝ＶEB、各電流増幅率βｆ，βｒをβｆ
≒βｒとすれば、飽和電圧Ｖ(SAT)０およびＶC
Ｂ＝ＶEBとなり、その差分による電圧誤差は極め
て小さくできる。
なお、この発明によるサンプル・ホールド装置
は、サンプル・ホールド用の入力電圧を一定電圧
として与えれば、容量性負荷を駆動する装置とし
て利用できる。この場合、トランジスタ４のベー
ス入力信号電圧に応じてトランジスタ３０によつ
て充放電を行うため、容量性負荷を１素子で駆動
できる利点があり、比較的対称性も良好となる。
は、サンプル・ホールド用の入力電圧を一定電圧
として与えれば、容量性負荷を駆動する装置とし
て利用できる。この場合、トランジスタ４のベー
ス入力信号電圧に応じてトランジスタ３０によつ
て充放電を行うため、容量性負荷を１素子で駆動
できる利点があり、比較的対称性も良好となる。
以上説明したように、この発明によれば、エピ
タキシヤル層をベースに設定するとともに、エピ
タキシヤル層に設置されたエミツタおよび第１の
コレクタとともに、エピタキシヤル層の分離領域
を通して半導体基板を第２のコレクタに設定した
ラテラル形トランジスタを用いて、このラテラル
形トランジスタの第１及び第２のコレクタ間にホ
ールド用コンデンサを接続し、サンプリングパル
ス及び入力信号に応じてホールド用コンデンサを
第１のコレクタを通して充電し、かつ、前記コン
デンサを第１及び第２のコレクタ間の導通により
放電させるようにしたので、ホールド機能が高め
られるとともに、複数のトランジスタを用いて充
放電回路を構成した場合のサンプル時のスイツチ
ング動作時間の不揃を防止して異常パルスの発生
を確実に抑えることができ、信頼性の高いサンプ
ル・ホールドを実現できる。
タキシヤル層をベースに設定するとともに、エピ
タキシヤル層に設置されたエミツタおよび第１の
コレクタとともに、エピタキシヤル層の分離領域
を通して半導体基板を第２のコレクタに設定した
ラテラル形トランジスタを用いて、このラテラル
形トランジスタの第１及び第２のコレクタ間にホ
ールド用コンデンサを接続し、サンプリングパル
ス及び入力信号に応じてホールド用コンデンサを
第１のコレクタを通して充電し、かつ、前記コン
デンサを第１及び第２のコレクタ間の導通により
放電させるようにしたので、ホールド機能が高め
られるとともに、複数のトランジスタを用いて充
放電回路を構成した場合のサンプル時のスイツチ
ング動作時間の不揃を防止して異常パルスの発生
を確実に抑えることができ、信頼性の高いサンプ
ル・ホールドを実現できる。
第１図は従来のサンプル・ホールド装置を示す
図、第２図は第１図に示したサンプル・ホールド
装置の動作を示す図、第３図はこの発明のサンプ
ル・ホールド装置の実施例を示す図、第４図は第
３図のサンプル・ホールド装置に用いたラテラル
形PNPトランジスタの構造を示す図、第５図は第
３図に示したサンプル・ホールド装置の動作を示
す図、第６図はラテラル形PNPトランジスタの他
の実施例を示す平面図、第７図は第６図の―
線断面図である。 ２…ホールド用コンデンサ、３０…ラテラル形
PNPトランジスタ、３２…半導体基板、３６…エ
ピタキシヤル層、３８…分離領域、C1…第１の
コレクタ、C2…第２のコレクタ、Ｅ…エミツ
タ、Ｂ…ベース。
図、第２図は第１図に示したサンプル・ホールド
装置の動作を示す図、第３図はこの発明のサンプ
ル・ホールド装置の実施例を示す図、第４図は第
３図のサンプル・ホールド装置に用いたラテラル
形PNPトランジスタの構造を示す図、第５図は第
３図に示したサンプル・ホールド装置の動作を示
す図、第６図はラテラル形PNPトランジスタの他
の実施例を示す平面図、第７図は第６図の―
線断面図である。 ２…ホールド用コンデンサ、３０…ラテラル形
PNPトランジスタ、３２…半導体基板、３６…エ
ピタキシヤル層、３８…分離領域、C1…第１の
コレクタ、C2…第２のコレクタ、Ｅ…エミツ
タ、Ｂ…ベース。
Claims (1)
- １ 半導体基板と同一導電型の分離領域によりエ
ピタキシヤル層を区画し、このエピタキシヤル層
をベースに設定するとともに、エピタキシヤル層
にエミツタとともに第１のコレクタを形成し、か
つ、分離領域を通して半導体基板を第２のコレク
タに設定したラテラル形トランジスタの第１及び
第２のコレクタ間にホールド用コンデンサを接続
してエミツタにサンプル・ホールドすべき入力信
号、かつ、ベースにサンプリングパルスに加え
て、サンプリングパルス及び入力信号に応じて前
記コンデンサを第１のコレクタを通して充電し、
かつ、前記コンデンサを第１及び第２のコレクタ
間の導通により放電させるサンプル・ホールド装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55129527A JPS5754367A (en) | 1980-09-18 | 1980-09-18 | Sample holding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55129527A JPS5754367A (en) | 1980-09-18 | 1980-09-18 | Sample holding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5754367A JPS5754367A (en) | 1982-03-31 |
| JPS6231831B2 true JPS6231831B2 (ja) | 1987-07-10 |
Family
ID=15011708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55129527A Granted JPS5754367A (en) | 1980-09-18 | 1980-09-18 | Sample holding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5754367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425129U (ja) * | 1990-06-26 | 1992-02-28 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9001945A (nl) * | 1990-09-04 | 1992-04-01 | Product Suppliers Ag | Werkwijze en inrichting voor het vervaardigen van een met korrelig materiaal gevuld vacuumpak. |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629386B2 (ja) * | 1973-04-07 | 1981-07-08 | ||
| US4153909A (en) * | 1973-12-10 | 1979-05-08 | National Semiconductor Corporation | Gated collector lateral transistor structure and circuits using same |
| JPS5493250A (en) * | 1977-12-29 | 1979-07-24 | Sanden Corp | Article storage portion for vending machine |
| JPS55103491U (ja) * | 1979-01-11 | 1980-07-19 |
-
1980
- 1980-09-18 JP JP55129527A patent/JPS5754367A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425129U (ja) * | 1990-06-26 | 1992-02-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5754367A (en) | 1982-03-31 |
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