JPS6231855B2 - - Google Patents
Info
- Publication number
- JPS6231855B2 JPS6231855B2 JP55052454A JP5245480A JPS6231855B2 JP S6231855 B2 JPS6231855 B2 JP S6231855B2 JP 55052454 A JP55052454 A JP 55052454A JP 5245480 A JP5245480 A JP 5245480A JP S6231855 B2 JPS6231855 B2 JP S6231855B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output signal
- signal level
- detection circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present
- H03G3/341—Muting when no signals or only weak signals are present
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は通信装置の受信部に使用する自動利得
制御回路の改良に関するものである。
制御回路の改良に関するものである。
通信装置の受信部において、受信部出力信号レ
ベルは受信された入力信号レベルの変化に対して
も一定であることが望ましく、このために従来受
信部において自動利得制御（以下AGCと記載す
る）回路を用いることが行なわれている。これは
第１図に示す回路で構成され、入力信号S1は利得
制御回路１を経てAGC回路の出力端に出力信号
S2として出力される。この出力信号S2は同時にそ
のレベルを検出回路２で検出され、この検出され
た信号レベルと予め設定された基準値S4は比較回
路３において比較されその差に応じた出力S3を送
出する。すなわち、この比較回路３の出力S3は制
御信号として利得制御回路１の利得を制御し、入
力信号S1のレベル変化に対しても受信部出力信号
S2のレベルが一定となるように動作するものであ
る。
ベルは受信された入力信号レベルの変化に対して
も一定であることが望ましく、このために従来受
信部において自動利得制御（以下AGCと記載す
る）回路を用いることが行なわれている。これは
第１図に示す回路で構成され、入力信号S1は利得
制御回路１を経てAGC回路の出力端に出力信号
S2として出力される。この出力信号S2は同時にそ
のレベルを検出回路２で検出され、この検出され
た信号レベルと予め設定された基準値S4は比較回
路３において比較されその差に応じた出力S3を送
出する。すなわち、この比較回路３の出力S3は制
御信号として利得制御回路１の利得を制御し、入
力信号S1のレベル変化に対しても受信部出力信号
S2のレベルが一定となるように動作するものであ
る。
以上説明した従来のAGC回路においては、入
力信号S1のレベルがAGC可能な範囲より大きく
なつた場合、AGC回路が正常動作しなくなり
AGC回路の次段に置かれた機器に過大なレベル
の信号を送出することになり、次段に置かれた機
器に対し電気回路の損傷等の悪影響を与えること
が考えられる。また、入力信号S1のレベルが
AGC可能な範囲内の場合でも急激な増加を起こ
すと同様なことが考えられる。すなわち、利得制
御回路１の入力信号S1のレベルがAGCループの
応答時間以下の短時間内に増加した場合出力信号
S2のレベルは一定値に制御されずに過大なレベル
でAGC回路の次段へ出力される。従つて、従来
ではこの対策としてAGC回路の出力側に信号の
レベルをダイオード等の非直線性素子を用いてレ
ベル制限する方法が考えられている。しかし、こ
の方法ではAGC回路が正常な動作範囲にある場
合においても、出力信号に非直線歪みを発生させ
る要因となり、入力信号S1がアナログ信号である
場合などには、適切な対策であるとは言い難い。
力信号S1のレベルがAGC可能な範囲より大きく
なつた場合、AGC回路が正常動作しなくなり
AGC回路の次段に置かれた機器に過大なレベル
の信号を送出することになり、次段に置かれた機
器に対し電気回路の損傷等の悪影響を与えること
が考えられる。また、入力信号S1のレベルが
AGC可能な範囲内の場合でも急激な増加を起こ
すと同様なことが考えられる。すなわち、利得制
御回路１の入力信号S1のレベルがAGCループの
応答時間以下の短時間内に増加した場合出力信号
S2のレベルは一定値に制御されずに過大なレベル
でAGC回路の次段へ出力される。従つて、従来
ではこの対策としてAGC回路の出力側に信号の
レベルをダイオード等の非直線性素子を用いてレ
ベル制限する方法が考えられている。しかし、こ
の方法ではAGC回路が正常な動作範囲にある場
合においても、出力信号に非直線歪みを発生させ
る要因となり、入力信号S1がアナログ信号である
場合などには、適切な対策であるとは言い難い。
本発明は従来のもののこのような欠点を除去し
たもので、入力信号のレベルがAGC可能な範囲
を越えて大きくなつた場合、あるいは入力信号の
レベルが急激に増加した場合においても正常な
AGC動作を行わせるようにしたもので、比較回
路の出力信号、すなわち利得制御回路の制御信号
が回路電源電圧等で制限される最大値に飽和して
しまう点に着目し、この最大値付近に設定された
基準値との比較により、この飽和状態を検出し
AGC回路出力の信号レベルを強制的に低下させ
ることによつて本発明の目的を達成している。
たもので、入力信号のレベルがAGC可能な範囲
を越えて大きくなつた場合、あるいは入力信号の
レベルが急激に増加した場合においても正常な
AGC動作を行わせるようにしたもので、比較回
路の出力信号、すなわち利得制御回路の制御信号
が回路電源電圧等で制限される最大値に飽和して
しまう点に着目し、この最大値付近に設定された
基準値との比較により、この飽和状態を検出し
AGC回路出力の信号レベルを強制的に低下させ
ることによつて本発明の目的を達成している。
本発明の自動利得制御回路の構成は、外部から
加える制御信号により入力信号レベルに対する出
力信号レベルが制御される利得制御回路と、その
出力信号レベルを検出する第一の検出回路と、こ
の第一の検出回路からの出力信号を予め設定され
た基準値と比較して前記入力信号レベルの変化に
対して出力信号レベルが一定となるように前記制
御信号を作り前記利得制御回路に供給する比較回
路と、この比較回路の出力信号レベルを監視し、
この出力信号レベルが利得制御可能な動作範囲に
あるか否かを検出する第二の検出回路と、この第
二の検出回路により前記利得制御回路の出力信号
が前記利得制御可能な動作範囲を越えたことを検
出した時、その出力信号を停止するように検出回
路の出力により制御されるゲート回路とを含むこ
とを特徴とする。
加える制御信号により入力信号レベルに対する出
力信号レベルが制御される利得制御回路と、その
出力信号レベルを検出する第一の検出回路と、こ
の第一の検出回路からの出力信号を予め設定され
た基準値と比較して前記入力信号レベルの変化に
対して出力信号レベルが一定となるように前記制
御信号を作り前記利得制御回路に供給する比較回
路と、この比較回路の出力信号レベルを監視し、
この出力信号レベルが利得制御可能な動作範囲に
あるか否かを検出する第二の検出回路と、この第
二の検出回路により前記利得制御回路の出力信号
が前記利得制御可能な動作範囲を越えたことを検
出した時、その出力信号を停止するように検出回
路の出力により制御されるゲート回路とを含むこ
とを特徴とする。
第２図は本発明によるAGC回路の基本構成を
示すブロツク図で、第１図と対応する部分には同
一符号を付して示してある。本発明では第二の検
出回路５とゲート回路７が接続された構成を有し
ている。第２図に示すAGC回路の正常時での動
作は第１図に示した従来のAGC回路の動作と同
様でゲート回路７は動作しない。入力信号S1のレ
ベルがAGC回路のAGC可能な範囲より大きな場
合や、入力信号S1のレベルが急激に増加した場合
に利得制御回路１の制御信号S3が回路電源電圧等
で制限される最大値に飽和してしまうので、この
飽和した制御信号がAGC可能な範囲外であるこ
とを検出回路５は検出し、ゲート回路７を閉じる
制御信号S6を送出する。すなわち、この検出回路
５の出力S6は制御信号としてゲート回路７の開閉
を制御し、過大な出力信号がAGC回路の次段に
入らないようにするものである。第３図にゲート
回路７の実施例を示す。
示すブロツク図で、第１図と対応する部分には同
一符号を付して示してある。本発明では第二の検
出回路５とゲート回路７が接続された構成を有し
ている。第２図に示すAGC回路の正常時での動
作は第１図に示した従来のAGC回路の動作と同
様でゲート回路７は動作しない。入力信号S1のレ
ベルがAGC回路のAGC可能な範囲より大きな場
合や、入力信号S1のレベルが急激に増加した場合
に利得制御回路１の制御信号S3が回路電源電圧等
で制限される最大値に飽和してしまうので、この
飽和した制御信号がAGC可能な範囲外であるこ
とを検出回路５は検出し、ゲート回路７を閉じる
制御信号S6を送出する。すなわち、この検出回路
５の出力S6は制御信号としてゲート回路７の開閉
を制御し、過大な出力信号がAGC回路の次段に
入らないようにするものである。第３図にゲート
回路７の実施例を示す。
この実施例では、抵抗３１とトランジスタ３２
によりゲート回路が構成されており、第二の検出
回路５からの出力S6に対し、エミツタ―ベース間
電圧をしきい値とするトランジスタ３２のスイツ
チング動作を利用してゲート機能を実現してい
る。すなわち、第２図における制御信号S3が基準
値S5を越えた場合、第二の検出回路５の出力S6に
よりトランジスタ３２は導通し、利得制御回路１
の出力S2のレベルを減衰させ、本発明の目的が達
成される。
によりゲート回路が構成されており、第二の検出
回路５からの出力S6に対し、エミツタ―ベース間
電圧をしきい値とするトランジスタ３２のスイツ
チング動作を利用してゲート機能を実現してい
る。すなわち、第２図における制御信号S3が基準
値S5を越えた場合、第二の検出回路５の出力S6に
よりトランジスタ３２は導通し、利得制御回路１
の出力S2のレベルを減衰させ、本発明の目的が達
成される。
本発明によれば、入力信号レベルがAGC可能
な範囲より大きくなつた場合でも、また入力信号
レベルがAGC可能な範囲内で急激に増加した場
合でも、AGC回路の出力側に接続される機器を
保護することができる。
な範囲より大きくなつた場合でも、また入力信号
レベルがAGC可能な範囲内で急激に増加した場
合でも、AGC回路の出力側に接続される機器を
保護することができる。
第１図は従来のAGC回路の構成を示すブロツ
ク図、第２図は本発明によるAGC回路の基本構
成を示すブロツク図、第３図は第２図におけるゲ
ート回路７の実施例を示す図である。 １……利得制御回路、２……検出回路、３……
比較回路、５……第二の検出回路、７……ゲート
回路。
ク図、第２図は本発明によるAGC回路の基本構
成を示すブロツク図、第３図は第２図におけるゲ
ート回路７の実施例を示す図である。 １……利得制御回路、２……検出回路、３……
比較回路、５……第二の検出回路、７……ゲート
回路。
Claims (1)
- １ 外部から加える制御信号により入力信号レベ
ルに対する出力信号レベルが制御される利得制御
回路と、その出力信号レベルを検出する第一の検
出回路と、この第一の検出回路からの出力信号を
予め設定された基準値と比較して前記入力信号レ
ベルの変化に対して出力信号レベルが一定となる
ように前記制御信号を作り前記利得制御回路に供
給する比較回路と、この比較回路の出力信号レベ
ルを監視し、この出力信号レベルが利得制御可能
な動作範囲にあるか否かを検出する第二の検出回
路と、この第二の検出回路により前記利得制御回
路の出力信号が前記利得制御可能な動作範囲を越
えたことを検出した時、その出力信号を停止する
ように前記第二の検出回路の出力により制御され
るゲート回路とを含むことを特徴とする自動利得
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245480A JPS56149107A (en) | 1980-04-21 | 1980-04-21 | Automatic gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245480A JPS56149107A (en) | 1980-04-21 | 1980-04-21 | Automatic gain control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56149107A JPS56149107A (en) | 1981-11-18 |
| JPS6231855B2 true JPS6231855B2 (ja) | 1987-07-10 |
Family
ID=12915157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5245480A Granted JPS56149107A (en) | 1980-04-21 | 1980-04-21 | Automatic gain control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56149107A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0339238U (ja) * | 1989-08-28 | 1991-04-16 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921206B2 (ja) * | 1975-04-14 | 1984-05-18 | 株式会社東芝 | Ａｇｃ回路 |
-
1980
- 1980-04-21 JP JP5245480A patent/JPS56149107A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0339238U (ja) * | 1989-08-28 | 1991-04-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56149107A (en) | 1981-11-18 |
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