JPS6236311B2 - - Google Patents
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- Publication number
- JPS6236311B2 JPS6236311B2 JP55169282A JP16928280A JPS6236311B2 JP S6236311 B2 JPS6236311 B2 JP S6236311B2 JP 55169282 A JP55169282 A JP 55169282A JP 16928280 A JP16928280 A JP 16928280A JP S6236311 B2 JPS6236311 B2 JP S6236311B2
- Authority
- JP
- Japan
- Prior art keywords
- column
- line
- bus
- lines
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はメモリ回路に関し特に１トランジス
タ／ビツトのメモリセルより成るメモリ回路に関
する。
タ／ビツトのメモリセルより成るメモリ回路に関
する。
第１図は従来のメモリ回路のブロツク図であ
り、64×64ビツトのメモリ配列すなわち、64行64
列の正方形状の配列の場合を示す。メモリセルア
レイは第１及び第２の行グループ３０，４０に分
割され、各グループは32本の行線すなわち語線１
７，１７′をそれぞれ含む。64個の２入力１，２
を有する差動増巾器１２が設けられており、これ
ら２入力は列線すなわち第１及び第２の行グルー
プ３０，４０に属するビツト線１６，１６′がそ
れぞれ接続されている。又第１の行グループ３０
のビツト線１６と語線１７との交点には64×32個
の１トランジスタメモリセル１０が設けられてい
る。同様に、第２の行グループ４０のビツト線１
６′と誤線１７′との交点には64×32個のメモリセ
ル１０′が設けられている。第１の行グループ３
０の語線１７には各々行アドレスデコーダ１８が
接続され、第２の行グループ４０の語線１７′に
は各々行アドレスデコーダ１８′が接続されてい
る。各ビツト線１６は各スイツチングゲート２０
を通して入出力バス（Ｉ／Ｏバス）１３に接続さ
れている。スイツチングゲート２０は64個の列ア
ドレスデコーダ１５により各々オン、オフ状態を
スイツチされる。出力センスアンプ１４はＩ／Ｏ
バス１３に接続された１入力４と基準電圧（ＶM
−△Ｖ）が供給された他入力３とを有している。
書込信号１Ｎは書込タイミング信号Ｗにより開か
れる書込ゲート１９を通してＩ／Ｏバス１３に供
給される。更にビツト線１６と選択線２１との各
交点には64個のミーセル１１が設けられており、
又ビツト線１６′と選択線２１′との各交点にも64
個のダミーセル１１′が設けられている。これ等
ダミーセルは各差動増巾器１２の基準電圧発生用
に用いられる。
り、64×64ビツトのメモリ配列すなわち、64行64
列の正方形状の配列の場合を示す。メモリセルア
レイは第１及び第２の行グループ３０，４０に分
割され、各グループは32本の行線すなわち語線１
７，１７′をそれぞれ含む。64個の２入力１，２
を有する差動増巾器１２が設けられており、これ
ら２入力は列線すなわち第１及び第２の行グルー
プ３０，４０に属するビツト線１６，１６′がそ
れぞれ接続されている。又第１の行グループ３０
のビツト線１６と語線１７との交点には64×32個
の１トランジスタメモリセル１０が設けられてい
る。同様に、第２の行グループ４０のビツト線１
６′と誤線１７′との交点には64×32個のメモリセ
ル１０′が設けられている。第１の行グループ３
０の語線１７には各々行アドレスデコーダ１８が
接続され、第２の行グループ４０の語線１７′に
は各々行アドレスデコーダ１８′が接続されてい
る。各ビツト線１６は各スイツチングゲート２０
を通して入出力バス（Ｉ／Ｏバス）１３に接続さ
れている。スイツチングゲート２０は64個の列ア
ドレスデコーダ１５により各々オン、オフ状態を
スイツチされる。出力センスアンプ１４はＩ／Ｏ
バス１３に接続された１入力４と基準電圧（ＶM
−△Ｖ）が供給された他入力３とを有している。
書込信号１Ｎは書込タイミング信号Ｗにより開か
れる書込ゲート１９を通してＩ／Ｏバス１３に供
給される。更にビツト線１６と選択線２１との各
交点には64個のミーセル１１が設けられており、
又ビツト線１６′と選択線２１′との各交点にも64
個のダミーセル１１′が設けられている。これ等
ダミーセルは各差動増巾器１２の基準電圧発生用
に用いられる。
行デコーダ１８と列デコーダ１５により選択さ
れた１ケのメモリセル１０の情報は、選択された
メモリセルが属するビツト線１６に表われる。こ
のビツト線１６はデコーダ１５により、オンとな
つている。スイツチングゲート２０を通してＩ／
Ｏバス１３に接続されている。そのため、選択さ
れたメモリセル情報はセンスアンプとして動作す
る出力差動アンプ１４の１入力に、Ｉ／Ｏバス１
３を介して供給される。この場合、第１の行グル
ープ３０に属する行線１７の１つが行デコーダ１
８により選択されると、選択信号２１′の信号に
より第２の行グループ４０に属するダミーセル１
１′が同時に選択される。一方、第２の行グルー
プ４０に属する行線１７′の１つが行デコーダ１
８′により選択されると、選択信号２１の信号に
より第１の行グループ３０に属するダミーセル１
１が同時に選択される。上述した如く第１の行グ
ループ３０に属するメモリセル１０の１つが選択
された場合、増巾器１２の１入力１に供給されて
いる選択されたビツト線１６の電位は、セル情報
がローレベルならば著しく低下し、ハイレベルな
らば極めてわずかに低下する。同時に、増巾器１
２の他入力２に供給されているビツト線１６′の
電位は第２の行グループ４０に属するダミーセル
１１′により初期設定電位以下にわずかに下が
る。そして、増巾器１２の活性化と同時にビツト
線１６と１６′との間の電位差は増巾器１２によ
り増巾される。その増巾出力は、選択されたビツ
ト線１６とこのビツト線１６に接続された導通し
ているゲート２０を通してＩ／Ｏバス１３に導出
される。そして、センスアンプ１４の１入力４に
導かれ、この入力信号は他入力３の基準電圧と比
較される。この電圧はアンプ１４により増巾され
て出力回路（図示しない）へ供給される。
れた１ケのメモリセル１０の情報は、選択された
メモリセルが属するビツト線１６に表われる。こ
のビツト線１６はデコーダ１５により、オンとな
つている。スイツチングゲート２０を通してＩ／
Ｏバス１３に接続されている。そのため、選択さ
れたメモリセル情報はセンスアンプとして動作す
る出力差動アンプ１４の１入力に、Ｉ／Ｏバス１
３を介して供給される。この場合、第１の行グル
ープ３０に属する行線１７の１つが行デコーダ１
８により選択されると、選択信号２１′の信号に
より第２の行グループ４０に属するダミーセル１
１′が同時に選択される。一方、第２の行グルー
プ４０に属する行線１７′の１つが行デコーダ１
８′により選択されると、選択信号２１の信号に
より第１の行グループ３０に属するダミーセル１
１が同時に選択される。上述した如く第１の行グ
ループ３０に属するメモリセル１０の１つが選択
された場合、増巾器１２の１入力１に供給されて
いる選択されたビツト線１６の電位は、セル情報
がローレベルならば著しく低下し、ハイレベルな
らば極めてわずかに低下する。同時に、増巾器１
２の他入力２に供給されているビツト線１６′の
電位は第２の行グループ４０に属するダミーセル
１１′により初期設定電位以下にわずかに下が
る。そして、増巾器１２の活性化と同時にビツト
線１６と１６′との間の電位差は増巾器１２によ
り増巾される。その増巾出力は、選択されたビツ
ト線１６とこのビツト線１６に接続された導通し
ているゲート２０を通してＩ／Ｏバス１３に導出
される。そして、センスアンプ１４の１入力４に
導かれ、この入力信号は他入力３の基準電圧と比
較される。この電圧はアンプ１４により増巾され
て出力回路（図示しない）へ供給される。
このような従来のメモリ回路では常に行線のう
ちの１本を選択レベルに変化させ、次いでビツト
線のうちの１本を列デコーダによつて駆動される
スイツチングゲートを介してＩ／Ｏバスに接続す
る構成を有しているため、記憶容量が増大すると
列デコーダの数が飛躍的に増大しかつ各列デコー
ダを構成する入力トランジスタの数も必要アドレ
スビツトの増大によつて飛躍的に増大する。従つ
て周辺回路の小型化は不可能となつていた。また
記憶容量の増大に伴ない入出力バスライン１３に
接続されるゲート２０の数が増大し、よつて入出
力バスライン１３の容量が増大し、バスライン１
３におけるレベル変化が遅くなり、よつて読み出
し速度が低下するという欠点が生じていた。
ちの１本を選択レベルに変化させ、次いでビツト
線のうちの１本を列デコーダによつて駆動される
スイツチングゲートを介してＩ／Ｏバスに接続す
る構成を有しているため、記憶容量が増大すると
列デコーダの数が飛躍的に増大しかつ各列デコー
ダを構成する入力トランジスタの数も必要アドレ
スビツトの増大によつて飛躍的に増大する。従つ
て周辺回路の小型化は不可能となつていた。また
記憶容量の増大に伴ない入出力バスライン１３に
接続されるゲート２０の数が増大し、よつて入出
力バスライン１３の容量が増大し、バスライン１
３におけるレベル変化が遅くなり、よつて読み出
し速度が低下するという欠点が生じていた。
本発明の目的はかかる欠点を解決した周辺回路
が小型化されかつ高速読み出しの可能なメモリ回
路を提供することにある。
が小型化されかつ高速読み出しの可能なメモリ回
路を提供することにある。
本発明によるメモリ回路は、それぞれセンスア
ンプと該センスアンプとバスラインとを選択接続
する伝達ゲート手段が設けられた列線対を複数有
するメモリ回路において、上記各列線対はそれぞ
れが複数の列線対を有する列線対群に区分され、
各列線対群毎に該群内の伝達ゲート手段に接続し
てそれぞれ独立したバスラインおよび出力アンプ
が設けられ、出力が各列線対群のそれぞれ１つの
伝達ゲート手段に共通に供給された該列線対群に
含まれる列線の数と同数の選択手段が設けられ、
該出力アンプの内の１つの出力を選択して取り出
すようにしたことを特徴とする。
ンプと該センスアンプとバスラインとを選択接続
する伝達ゲート手段が設けられた列線対を複数有
するメモリ回路において、上記各列線対はそれぞ
れが複数の列線対を有する列線対群に区分され、
各列線対群毎に該群内の伝達ゲート手段に接続し
てそれぞれ独立したバスラインおよび出力アンプ
が設けられ、出力が各列線対群のそれぞれ１つの
伝達ゲート手段に共通に供給された該列線対群に
含まれる列線の数と同数の選択手段が設けられ、
該出力アンプの内の１つの出力を選択して取り出
すようにしたことを特徴とする。
このような本発明によれば、列選択のための選
択手段は各列線対群に共通に設けているために、
列線対全体の数から略１つの列線対群に含まれる
列線対の数へと減少させることができ、かつ各選
択手段におけるアドレス入力トランジスタの数も
大巾に減少させることができる。よつて全体とし
て列線対群の数の指数関数的に減少した素子によ
つて選択手段を構成できる。
択手段は各列線対群に共通に設けているために、
列線対全体の数から略１つの列線対群に含まれる
列線対の数へと減少させることができ、かつ各選
択手段におけるアドレス入力トランジスタの数も
大巾に減少させることができる。よつて全体とし
て列線対群の数の指数関数的に減少した素子によ
つて選択手段を構成できる。
また本発明では、センスアンプとバスラインと
の接続に際し、各列のビツト線の一端をセンスア
ンプに、このビツト線の他端を伝達ゲートを介し
てバスラインに接続するようにする。すなわち、
ビツト線に対し、センスアンプと伝達ゲートとを
異なる端部に接続するようにする。このため、伝
達ゲートとセンスアンプとを離間配置することが
可能となり、センスアンプが伝達ゲートの動作等
に伴なうノイズやカツプリングの影響を受けにく
くすることができ、高感度化に有利となる。
の接続に際し、各列のビツト線の一端をセンスア
ンプに、このビツト線の他端を伝達ゲートを介し
てバスラインに接続するようにする。すなわち、
ビツト線に対し、センスアンプと伝達ゲートとを
異なる端部に接続するようにする。このため、伝
達ゲートとセンスアンプとを離間配置することが
可能となり、センスアンプが伝達ゲートの動作等
に伴なうノイズやカツプリングの影響を受けにく
くすることができ、高感度化に有利となる。
さらにバスラインは各列線対群毎に独立して設
けられているために各バスラインに接続される伝
達ゲートの数は大巾に減少され、よつて各バスラ
インの容量は小さくなり、高速に駆動することが
可能となる。
けられているために各バスラインに接続される伝
達ゲートの数は大巾に減少され、よつて各バスラ
インの容量は小さくなり、高速に駆動することが
可能となる。
第２図を参照して本発明の一実施例について説
明する。
明する。
図において相隣る列のビツト線１６，１６′を
選択するためにデコーダ１５′が１個設けられた
構成であり、64×64ビツト配列では列デコーダ１
５′が32個設けられ、隣接する列のビツト線に接
続された４個のスイツチングゲート２０，２０′
が同時に１個の列デコーダ１５′の出力２２によ
り制御される。この様に１個の列デコーダで２本
の列線が選択されるために、第１図に示すＩ／Ｏ
バス１３をＩ／Ｏバス１３Ａ，１３Ｂ及びＩ／Ｏ
バス１３A′，１３B′に分割している。すなわ
ち、例えば奇数番目の列のビツト線１６，１６′
をＩ／Ｏバス１３Ａ，１３A′に同列のゲート２
０，２０′を介して接続し、偶数番目の列のビツ
ト線１６，１６′をＩ／Ｏバス１３Ｂ，１３B′に
同利のゲート２０，２０′を介してそれぞれ接続
する。そして２ケの出力センスアンプ１４，１
４′を設け、出力センスアンプ１４に奇数番目の
ビツト線に接続された一対のＩ／Ｏバス１３Ａ，
１３A′を二入力として印加し、一方出力センス
アンプ１４′に偶数番目のビツト線に接続された
一対のＩ／Ｏバス１３Ｂ，１３B′を二入力として
印加する。
選択するためにデコーダ１５′が１個設けられた
構成であり、64×64ビツト配列では列デコーダ１
５′が32個設けられ、隣接する列のビツト線に接
続された４個のスイツチングゲート２０，２０′
が同時に１個の列デコーダ１５′の出力２２によ
り制御される。この様に１個の列デコーダで２本
の列線が選択されるために、第１図に示すＩ／Ｏ
バス１３をＩ／Ｏバス１３Ａ，１３Ｂ及びＩ／Ｏ
バス１３A′，１３B′に分割している。すなわ
ち、例えば奇数番目の列のビツト線１６，１６′
をＩ／Ｏバス１３Ａ，１３A′に同列のゲート２
０，２０′を介して接続し、偶数番目の列のビツ
ト線１６，１６′をＩ／Ｏバス１３Ｂ，１３B′に
同利のゲート２０，２０′を介してそれぞれ接続
する。そして２ケの出力センスアンプ１４，１
４′を設け、出力センスアンプ１４に奇数番目の
ビツト線に接続された一対のＩ／Ｏバス１３Ａ，
１３A′を二入力として印加し、一方出力センス
アンプ１４′に偶数番目のビツト線に接続された
一対のＩ／Ｏバス１３Ｂ，１３B′を二入力として
印加する。
又書込みゲート１９Ａ，１９A′をＩ／Ｏバス
１３Ａ，１３A′に設け各々入力IN、を印加す
る。一方書込ゲート１９Ｂ，１９B′をＩ／Ｏバス
１３Ｂ，１３B′に設け各々入力IN，を印加す
る。
１３Ａ，１３A′に設け各々入力IN、を印加す
る。一方書込ゲート１９Ｂ，１９B′をＩ／Ｏバス
１３Ｂ，１３B′に設け各々入力IN，を印加す
る。
かかる構成により、第１図の従来例では列デコ
ーダ１５に入力されるアドレス信号は６個でもつ
て26＝64個の列線を選択しているが、本実施例で
は５個のアドレス信号を列デコーダ１５′に入力
し、もつて25＝32組の列線対を選択し、他の１個
のアドレス信号でセンスアンプ１４，１４′の出
力を選択することにより（図示せず）、高速のメ
モリ回路が得られる。書込みの場合も、前述の他
の１個のアドレス信号により相補入力IN，を
書込むゲート１９Ａ，１９A′又は１９Ｂ，１９
B′の組のどちらかを選択することにより安定なメ
モリ回路が得られることになる。
ーダ１５に入力されるアドレス信号は６個でもつ
て26＝64個の列線を選択しているが、本実施例で
は５個のアドレス信号を列デコーダ１５′に入力
し、もつて25＝32組の列線対を選択し、他の１個
のアドレス信号でセンスアンプ１４，１４′の出
力を選択することにより（図示せず）、高速のメ
モリ回路が得られる。書込みの場合も、前述の他
の１個のアドレス信号により相補入力IN，を
書込むゲート１９Ａ，１９A′又は１９Ｂ，１９
B′の組のどちらかを選択することにより安定なメ
モリ回路が得られることになる。
本発明では上述の如く列デコーダ１５の数を略
半減できるのみならず、各デコーダ１５のアドレ
ス入力トランジスタの数を６個から５個に減らす
ことができ、他方２つの出力アンプの選択は１ビ
ツトのアドレスでできるため、全体として約200
個以上のアドレス入力トランジスタを削減でき
る。さらにバスライン１３Ａ，Ｂの接続されるゲ
ートの数は半減されているためにバスライン１３
Ａ，１３Ｂの容量も略半分とすることができる。
このことはバスラインの容量の主たる部分がバス
ラインに接続されるゲート２０（具体的にはトラ
ンスフアゲートトランジスタのドレイン又はソー
スが接続される）によつて支配されているという
事実による。従つてバスライン１３Ａ，１３Ｂ上
のレベル変化はこの発明によつて大巾に高速化さ
れる。従来バスライン上の信号の遅延はメモリの
アクセクタイムの中でもセンスアンプによる増巾
とともに大きなウエイトを占めており、よつて本
発明によつて高速なメモリが得られる。
半減できるのみならず、各デコーダ１５のアドレ
ス入力トランジスタの数を６個から５個に減らす
ことができ、他方２つの出力アンプの選択は１ビ
ツトのアドレスでできるため、全体として約200
個以上のアドレス入力トランジスタを削減でき
る。さらにバスライン１３Ａ，Ｂの接続されるゲ
ートの数は半減されているためにバスライン１３
Ａ，１３Ｂの容量も略半分とすることができる。
このことはバスラインの容量の主たる部分がバス
ラインに接続されるゲート２０（具体的にはトラ
ンスフアゲートトランジスタのドレイン又はソー
スが接続される）によつて支配されているという
事実による。従つてバスライン１３Ａ，１３Ｂ上
のレベル変化はこの発明によつて大巾に高速化さ
れる。従来バスライン上の信号の遅延はメモリの
アクセクタイムの中でもセンスアンプによる増巾
とともに大きなウエイトを占めており、よつて本
発明によつて高速なメモリが得られる。
第１図は従来のメモリ回路を示すブロツク図、
第２図は本発明の一実施例によるメモリ回路を示
すブロツク図である。 １０：メモリセル、１４：センスアンプ。
第２図は本発明の一実施例によるメモリ回路を示
すブロツク図である。 １０：メモリセル、１４：センスアンプ。
Claims (1)
- １ 行と列とをなして配列されたメモリセルと、
各列に属するセンスアンプと、複数である所定数
のバスラインとを備え、上記センスアンプは上記
所定数毎に組み分けされ、この内の１組の上記所
定数のセンスアンプの出力を単一の列選択出力に
よつて同時に上記所定数のバスラインにそれぞれ
供給するように構成され、かつ各列においてビツ
ト線の一端が該列のセンスアンプに接続され、該
ビツト線の他端は列選択手段を介して上記バスラ
インに接続されることを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16928280A JPS5677987A (en) | 1980-12-01 | 1980-12-01 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16928280A JPS5677987A (en) | 1980-12-01 | 1980-12-01 | Memory circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8269376A Division JPS538528A (en) | 1976-07-12 | 1976-07-12 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5677987A JPS5677987A (en) | 1981-06-26 |
| JPS6236311B2 true JPS6236311B2 (ja) | 1987-08-06 |
Family
ID=15883619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16928280A Granted JPS5677987A (en) | 1980-12-01 | 1980-12-01 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5677987A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172588A (en) * | 1981-07-24 | 1982-10-23 | Nec Corp | Memory circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156938A (en) * | 1975-12-29 | 1979-05-29 | Mostek Corporation | MOSFET Memory chip with single decoder and bi-level interconnect lines |
-
1980
- 1980-12-01 JP JP16928280A patent/JPS5677987A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5677987A (en) | 1981-06-26 |
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