JPS6237426B2 - - Google Patents
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- JPS6237426B2 JPS6237426B2 JP560983A JP560983A JPS6237426B2 JP S6237426 B2 JPS6237426 B2 JP S6237426B2 JP 560983 A JP560983 A JP 560983A JP 560983 A JP560983 A JP 560983A JP S6237426 B2 JPS6237426 B2 JP S6237426B2
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- Japan
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- control
- circuit
- order
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は中央処理装置より周辺処理装置を制御
する場合制御オーダー処理の優先順位を判定する
ことにより緊急度の高い制御から優先して遂行出
来る様にした装置間制御方式に関するものであ
る。
する場合制御オーダー処理の優先順位を判定する
ことにより緊急度の高い制御から優先して遂行出
来る様にした装置間制御方式に関するものであ
る。
(b) 従来技術と問題点
第１図、第２図は従来例を示す図で、図中１は
中央処理装置、２は受信回路、３はフアースト・
イン・フアースト・アウト・バツフアー回路、４
はバツフアー制御回路、５は処理回路、９は周辺
処理装置、１０は制御バスである。
中央処理装置、２は受信回路、３はフアースト・
イン・フアースト・アウト・バツフアー回路、４
はバツフアー制御回路、５は処理回路、９は周辺
処理装置、１０は制御バスである。
従来の装置間制御方式は第１図に示す様に制御
オーダーを受信後直ちに処理する方式と第２図に
示す様に制御オーダーを一度バツフアー・メモリ
ーに記憶して置き、到着順に順次処理する方式と
があるが、前者は制御オーダーを受信後直ちに処
理した上、中央制御装置に処理結果の報告即ちア
ンサーをしなければならず、周辺処理装置側では
制御オーダーの処理を優先して遂行しなければな
らないと云う欠点が生ずる。又後者は緊急度の高
い制御オーダーもバツフアー・メモリー内で自己
の順番が来る迄待たねばならないので処理が遅れ
る欠点がある。
オーダーを受信後直ちに処理する方式と第２図に
示す様に制御オーダーを一度バツフアー・メモリ
ーに記憶して置き、到着順に順次処理する方式と
があるが、前者は制御オーダーを受信後直ちに処
理した上、中央制御装置に処理結果の報告即ちア
ンサーをしなければならず、周辺処理装置側では
制御オーダーの処理を優先して遂行しなければな
らないと云う欠点が生ずる。又後者は緊急度の高
い制御オーダーもバツフアー・メモリー内で自己
の順番が来る迄待たねばならないので処理が遅れ
る欠点がある。
(c) 発明の目的
本発明の目的は上記の欠点を除去し、周辺処理
装置の制御オーダー処理の負担を軽減し且つ優先
度に高い制御オーダーは他の制御オーダーより早
く処理することが出来る装置間制御方式を提供す
ることである。
装置の制御オーダー処理の負担を軽減し且つ優先
度に高い制御オーダーは他の制御オーダーより早
く処理することが出来る装置間制御方式を提供す
ることである。
(d) 発明の構成
上記の目的は本発明によれば、
１ 中央処理装置と複数個の周辺処理装置とを制
御バスで接続し該中央処理装置は制御オーダー
を該制御バスに送出し該周辺処理装置を制御す
るデータ処理システムに於いて、該周辺処理装
置毎に、該制御バスから該制御オーダーを受信
する受信回路と、該制御オーダーの処理の優先
順位を判定する判定回路と、フアースト・イ
ン・フアースト、アウト・バツフアー回路と、
該判定回路の出力に基づき優先度の低い場合は
該制御オーダーの到着順に該フアースト・イ
ン・フアースト・アウト・バツフアー回路に蓄
え優先度の高い場合は該フアースト・イン・フ
アースト・アウト・バツフアー回路の出力側の
先頭位置に蓄えるバツフアー制御回路とより構
成される制御バス・インターフエース回路と処
理回路とを設け、該処理回路は該制御バス・イ
ンターフエース回路の該フアースト・イン・フ
アースト・アウト・バツフアー回路の内容を一
定周期毎に順次読み取り実行することを特徴と
する装置間制御方式。
御バスで接続し該中央処理装置は制御オーダー
を該制御バスに送出し該周辺処理装置を制御す
るデータ処理システムに於いて、該周辺処理装
置毎に、該制御バスから該制御オーダーを受信
する受信回路と、該制御オーダーの処理の優先
順位を判定する判定回路と、フアースト・イ
ン・フアースト、アウト・バツフアー回路と、
該判定回路の出力に基づき優先度の低い場合は
該制御オーダーの到着順に該フアースト・イ
ン・フアースト・アウト・バツフアー回路に蓄
え優先度の高い場合は該フアースト・イン・フ
アースト・アウト・バツフアー回路の出力側の
先頭位置に蓄えるバツフアー制御回路とより構
成される制御バス・インターフエース回路と処
理回路とを設け、該処理回路は該制御バス・イ
ンターフエース回路の該フアースト・イン・フ
アースト・アウト・バツフアー回路の内容を一
定周期毎に順次読み取り実行することを特徴と
する装置間制御方式。
２ 中央処理装置と複数個の周辺処理装置とを制
御バスで接続し該中央処理装置は制御オーダー
を該制御バスに送出し該周辺処理装置を制御す
るデータ処理システムに於いて、該周辺処理装
置毎に、該制御バスから該制御オーダーを受信
する受信回路と、フアースト・イン・フアース
ト・アウト・バツフアー回路と、該制御オーダ
ーの到着順に該フアースト・イン・フアース
ト・アウト・バツフアー回路に蓄えるバツフア
ー制御回路と、該受信回路より出力される該制
御オーダーの処理の優先順位を判定し優先度の
高い場合は割り込み信号を発生する割り込み回
路とより構成される制御バス・インターフエー
ス回路と処理回路とを設け、該処理回路は該制
御バス・インターフエース回路よりの割り込み
信号が無い場合は該フアースト・イン・フアー
スト・アウト・バツフアー回路を一定周期毎に
順次読み取り読み取つた該制御オーダーを実行
し割り込み信号が有る場合は割り込み信号発生
時点で処理を中断し優先度の高い該制御オーダ
ーを検出する迄該フアースト・イン・フアース
ト・アウト・バツフアー回路を読み取り優先度
の高い該制御オーダーを他の制御オーダーより
優先実行することを特徴とする装置間制御方式 を提供することにより達成される。
御バスで接続し該中央処理装置は制御オーダー
を該制御バスに送出し該周辺処理装置を制御す
るデータ処理システムに於いて、該周辺処理装
置毎に、該制御バスから該制御オーダーを受信
する受信回路と、フアースト・イン・フアース
ト・アウト・バツフアー回路と、該制御オーダ
ーの到着順に該フアースト・イン・フアース
ト・アウト・バツフアー回路に蓄えるバツフア
ー制御回路と、該受信回路より出力される該制
御オーダーの処理の優先順位を判定し優先度の
高い場合は割り込み信号を発生する割り込み回
路とより構成される制御バス・インターフエー
ス回路と処理回路とを設け、該処理回路は該制
御バス・インターフエース回路よりの割り込み
信号が無い場合は該フアースト・イン・フアー
スト・アウト・バツフアー回路を一定周期毎に
順次読み取り読み取つた該制御オーダーを実行
し割り込み信号が有る場合は割り込み信号発生
時点で処理を中断し優先度の高い該制御オーダ
ーを検出する迄該フアースト・イン・フアース
ト・アウト・バツフアー回路を読み取り優先度
の高い該制御オーダーを他の制御オーダーより
優先実行することを特徴とする装置間制御方式 を提供することにより達成される。
(e) 発明の実施例
本発明は制御オーダー処理の優先度を判定し、
優先度の低い制御オーダーは順次バツフアー・メ
モリー内に蓄え、一定周期毎に周辺処理装置が続
み出すことにより制御オーダー処理の負担を軽減
し、且つ優先度の高い制御オーダーは他の制御オ
ーダーよりも優先して処理出来る様にしたもので
ある。
優先度の低い制御オーダーは順次バツフアー・メ
モリー内に蓄え、一定周期毎に周辺処理装置が続
み出すことにより制御オーダー処理の負担を軽減
し、且つ優先度の高い制御オーダーは他の制御オ
ーダーよりも優先して処理出来る様にしたもので
ある。
第３図は本発明の一実施例を示す図で図中１は
中央制御装置、２は受信回路、３はフアースト・
イン・フアースト・アウト・バツフア回路
（FI／FOバツフア−回路）、４はバツフアー制御
回路、５は処理回路、６は制御オーダー優先判定
回路、８は制御バス・インターフエース回路、９
は周辺処理装置、１０は制御バスである。
中央制御装置、２は受信回路、３はフアースト・
イン・フアースト・アウト・バツフア回路
（FI／FOバツフア−回路）、４はバツフアー制御
回路、５は処理回路、６は制御オーダー優先判定
回路、８は制御バス・インターフエース回路、９
は周辺処理装置、１０は制御バスである。
以下第３図に就いて詳細に説明する。中央制御
装置１は制御オーダーを制御バス１０に送出す
る。周辺処理装置は受信回路２に於いて制御オー
ダーを受信し、受信した制御オーダーが自分宛の
ものと判定すれば、バツフアー制御回路４へ書込
み信号を送出すると共にFI／FOバツフアー回路
３及び制御オーダー優先判定回路６に制御オーダ
ーを送出する。制御オーダー優先判定回路６は判
定結果はバツフアー制御回路４に通知する。バツ
フアー制御回路４は若し受信回路２からの書込み
信号と制御オーダー優先判定回路６の出力により
低レベルの制御オーダーであればFI／FOバツフ
アー回路３にシフトン信号を出して此の制御オー
ダーを蓄え、高レベルの制御オーダーであれば
FI／FOバツフアー回路３にリセツト信号を出し
FI／FOバツフアー回路３を空の状態にした後シ
フトイン信号を出して此の優先度の高い制御オー
ダーをFI／FOバツフアー回路３の先頭に蓄え
る。処理回路５は一定周期毎にバツフアー制御回
路４に読み出し信号を出し、バツフアー制御回路
４はFI／FOバツフアー回路３にシフト・アウト
信号を出し制御オーダーを処理回路５に送出す
る。此の様にして優先処理を遂行する。
装置１は制御オーダーを制御バス１０に送出す
る。周辺処理装置は受信回路２に於いて制御オー
ダーを受信し、受信した制御オーダーが自分宛の
ものと判定すれば、バツフアー制御回路４へ書込
み信号を送出すると共にFI／FOバツフアー回路
３及び制御オーダー優先判定回路６に制御オーダ
ーを送出する。制御オーダー優先判定回路６は判
定結果はバツフアー制御回路４に通知する。バツ
フアー制御回路４は若し受信回路２からの書込み
信号と制御オーダー優先判定回路６の出力により
低レベルの制御オーダーであればFI／FOバツフ
アー回路３にシフトン信号を出して此の制御オー
ダーを蓄え、高レベルの制御オーダーであれば
FI／FOバツフアー回路３にリセツト信号を出し
FI／FOバツフアー回路３を空の状態にした後シ
フトイン信号を出して此の優先度の高い制御オー
ダーをFI／FOバツフアー回路３の先頭に蓄え
る。処理回路５は一定周期毎にバツフアー制御回
路４に読み出し信号を出し、バツフアー制御回路
４はFI／FOバツフアー回路３にシフト・アウト
信号を出し制御オーダーを処理回路５に送出す
る。此の様にして優先処理を遂行する。
第４図は本発明の他の一実施例を示す図で、図
中７は制御オーダー優先判定及び割り込み回路
で、其の他の数字、記号は第３図と同じである。
中７は制御オーダー優先判定及び割り込み回路
で、其の他の数字、記号は第３図と同じである。
第４図の実施例が第３図の実施例と異なる点は
制御オーダーの優先判定をした結果、高レベルの
制御オーダーであれば処理回路５に割り込み信号
を送出することである。第３図では高レベルと判
定した時FI／FOバツフアー回路３をリセツトし
ていたので、それ迄蓄えられていたデータが捨て
られてしまうことになるが第４図の実施例では
FI／FOバツフアー回路３のリセツトは行なわれ
ないのでデータの消失を防止することが出来る利
点がある。
制御オーダーの優先判定をした結果、高レベルの
制御オーダーであれば処理回路５に割り込み信号
を送出することである。第３図では高レベルと判
定した時FI／FOバツフアー回路３をリセツトし
ていたので、それ迄蓄えられていたデータが捨て
られてしまうことになるが第４図の実施例では
FI／FOバツフアー回路３のリセツトは行なわれ
ないのでデータの消失を防止することが出来る利
点がある。
(f) 発明の効果
以上詳細に説明した様に本発明によれば、制御
オーダーをFI／FOバツフア回路に蓄えることに
より、周辺処理装置の制御オーダー処理の負担を
軽減し、且つ緊急度の高い制御オーダーは優先し
て処理出来るので、緊急時例えば障害処理やシス
テム再スタート等を迅速に実施することが出来る
ので、周辺処理装置の処理能力の向上を計り、シ
ステムの再スタートを早くすることが出来ると云
う大きい効果がある。
オーダーをFI／FOバツフア回路に蓄えることに
より、周辺処理装置の制御オーダー処理の負担を
軽減し、且つ緊急度の高い制御オーダーは優先し
て処理出来るので、緊急時例えば障害処理やシス
テム再スタート等を迅速に実施することが出来る
ので、周辺処理装置の処理能力の向上を計り、シ
ステムの再スタートを早くすることが出来ると云
う大きい効果がある。
第１図、第２図は従来例を示す図で、図中１は
中央処理装置、２は受信回路、３はフアースト・
イン・フアースト・アウト・バツフアー回路、４
はバツフアー制御回路、５は処理回路、９は周辺
処理装置、１０は制御バスである。 第３図は本発明の一実施例を示す図で図中１は
中央制御装置、２は受信回路、３はフアースト・
イン・フアースト・アウト・バツフアー回路、４
はバツフアー制御回路、５は処理回路、６は制御
オーダー優先判定回路、８は制御バス・インター
フエース回路、９は周辺処理装置、１０は制御バ
スである。第４図は本発明の他の一実施例を示す
図で、図中７は制御オーダー優先判定及び割り込
み回路で、其の他の数字、記号は第３図と同じで
ある。
中央処理装置、２は受信回路、３はフアースト・
イン・フアースト・アウト・バツフアー回路、４
はバツフアー制御回路、５は処理回路、９は周辺
処理装置、１０は制御バスである。 第３図は本発明の一実施例を示す図で図中１は
中央制御装置、２は受信回路、３はフアースト・
イン・フアースト・アウト・バツフアー回路、４
はバツフアー制御回路、５は処理回路、６は制御
オーダー優先判定回路、８は制御バス・インター
フエース回路、９は周辺処理装置、１０は制御バ
スである。第４図は本発明の他の一実施例を示す
図で、図中７は制御オーダー優先判定及び割り込
み回路で、其の他の数字、記号は第３図と同じで
ある。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置と複数個の周辺処理装置とを制
御バスで接続し該中央処理装置は制御オーダーを
該制御バスに送出し該周辺処理装置を制御するデ
ータ処理システムに於いて、該周辺処理装置毎
に、該制御バスから該制御オーダーを受信する受
信回路と、該制御オーダーの処理の優先順位を判
定する判定回路と、フアースト・イン・フアース
ト・アウト・バツフアー回路と、該判定回路の出
力に基づき優先度の低い場合は該制御オーダーの
到着順に該フアースト・イン・フアースト・アウ
ト・バツフアー回路に蓄え優先度の高い場合は該
フアースト・イン・フアースト・アウト・バツフ
アー回路の出力側の先頭位置に蓄えるバツフアー
制御回路とより構成される制御バス・インターフ
エース回路と処理回路とを設け、該処理回路は該
制御バス・インターフエース回路の該フアース
ト・イン・フアースト・アウト・バツフアー回路
の内容を一定周期毎に順次読み取り実行すること
を特徴とする装置間制御方式。 ２ 中央処理装置と複数個の周辺処理装置とを制
御バスで接続し該中央処理装置は制御オーダーを
該制御バスに送出し該周辺処理装置を制御するデ
ータ処理システムに於いて、該周辺処理装置毎
に、該制御バスから該制御オーダーを受信する受
信回路と、フアースト・イン・フアースト・アウ
ト・バツフアー回路と、該制御オーダーの到着順
に該フアースト・イン・フアースト・アウト・バ
ツフアー回路に蓄えるバツフアー制御回路と、該
受信回路より出力される該制御オーダーの処理の
優先順位を判定し優先度の高い場合は割り込み信
号を発生する割り込み回路とより構成される制御
バス・インターフエース回路と処理回路とを設
け、該処理回路は該制御バス・インターフエース
回路よりの割り込み信号が無い場合は該フアース
ト・イン・フアースト・アウト・バツフアー回路
を一定周期毎に順次読み取り読み取つた該制御オ
ーダーを実行し割り込み信号が有る場合は割り込
み信号発生時点で処理を中断し優先度の高い該制
御オーダーを検出する迄該フアースト・イン・フ
アースト・アウト・バツフアー回路を読み取り優
先度の高い該制御オーダーを他の制御オーダーよ
り優先実行することを特徴とする装置間制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP560983A JPS59132027A (ja) | 1983-01-17 | 1983-01-17 | 装置間制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP560983A JPS59132027A (ja) | 1983-01-17 | 1983-01-17 | 装置間制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132027A JPS59132027A (ja) | 1984-07-30 |
| JPS6237426B2 true JPS6237426B2 (ja) | 1987-08-12 |
Family
ID=11615940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP560983A Granted JPS59132027A (ja) | 1983-01-17 | 1983-01-17 | 装置間制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132027A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01501661A (ja) * | 1987-07-01 | 1989-06-08 | ユニシス コーポレーシヨン | タグ高速転送の改良 |
| JPH03246712A (ja) * | 1990-12-12 | 1991-11-05 | Casio Comput Co Ltd | キー入力装置 |
-
1983
- 1983-01-17 JP JP560983A patent/JPS59132027A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132027A (ja) | 1984-07-30 |
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