JPS6237476B2 - - Google Patents
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- JPS6237476B2 JPS6237476B2 JP57093807A JP9380782A JPS6237476B2 JP S6237476 B2 JPS6237476 B2 JP S6237476B2 JP 57093807 A JP57093807 A JP 57093807A JP 9380782 A JP9380782 A JP 9380782A JP S6237476 B2 JPS6237476 B2 JP S6237476B2
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- JP
- Japan
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- transistor
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- type transistor
- terminal
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- 238000007493 shaping process Methods 0.000 claims description 5
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に冗長・正規ビ
ツト切換回路を含む半導体装置に関する。
ツト切換回路を含む半導体装置に関する。
最近、半導体装置の大容量化は、２年で約倍増
というペースで飛躍的に進行しつつある。しかし
ながら大容量化に伴い、パターンの微細化、チツ
プ面積の増大をもたらし製造工程で発生するごみ
傷、寸法のばらつき、拡散のばらつき等によつて
ICチツプが欠陥を含む確率が増大し、よつて歩
留を低下せしめている。
というペースで飛躍的に進行しつつある。しかし
ながら大容量化に伴い、パターンの微細化、チツ
プ面積の増大をもたらし製造工程で発生するごみ
傷、寸法のばらつき、拡散のばらつき等によつて
ICチツプが欠陥を含む確率が増大し、よつて歩
留を低下せしめている。
欠陥チツプの不良内容を検討してみると、メモ
リ装置に於てはある数のビツトのみ不良である事
が多く、この事からメモリ・ビツトに冗長性をも
たせる事ができれば現在不良としているICチツ
プの多くが救済され、歩留を著るしく改善できる
が、この為に欠陥ビツトを避ける切換回路を必要
としている。
リ装置に於てはある数のビツトのみ不良である事
が多く、この事からメモリ・ビツトに冗長性をも
たせる事ができれば現在不良としているICチツ
プの多くが救済され、歩留を著るしく改善できる
が、この為に欠陥ビツトを避ける切換回路を必要
としている。
従来の冗長ビツトを有する紫外線消去型半導体
装置は、その切換回路に多結晶シリコンヒユーズ
を使用しており、（日経エレクトロニクス
1980.7.21 P.189〜201）これに大電流、高電圧を
印加する事によつて発生するジユール熱によつて
溶断するか、しないかで冗長ビツト又は正規ビツ
トを選択するのが一般的であつた。
装置は、その切換回路に多結晶シリコンヒユーズ
を使用しており、（日経エレクトロニクス
1980.7.21 P.189〜201）これに大電流、高電圧を
印加する事によつて発生するジユール熱によつて
溶断するか、しないかで冗長ビツト又は正規ビツ
トを選択するのが一般的であつた。
第１図は従来の冗長・正規ビツト切換回路の一
例の回路図である。
例の回路図である。
この例はＮチヤンネルのスタツクドゲート型
MISトランジスタ（以下SGMISFETと記す）を
用いたメモリ装置の切換回路の例である。第１図
において、Vccは電源電圧、Vppは書込電圧であ
り、それぞれ通常5V、20〜25Vが印加される。欠
陥ビツトが検出されない限りは節点N11はトラン
ジスタQ11のプルアツプ抵抗により、高レベルに
保たれ、トランジスタQ14はオフであり、トラン
ジスタQ16，Q15多結晶シリコンヒユーズ１によ
つて構成される電流路の抵抗分割により節点N14
に低レベルが出る様に設計されている。これによ
りトランジスタQ19がオフ、トランジスタＱ1Aが
オンとなる。すなわち正規ビツトが選択で冗長ビ
ツトが非選択の状態にある。
MISトランジスタ（以下SGMISFETと記す）を
用いたメモリ装置の切換回路の例である。第１図
において、Vccは電源電圧、Vppは書込電圧であ
り、それぞれ通常5V、20〜25Vが印加される。欠
陥ビツトが検出されない限りは節点N11はトラン
ジスタQ11のプルアツプ抵抗により、高レベルに
保たれ、トランジスタQ14はオフであり、トラン
ジスタQ16，Q15多結晶シリコンヒユーズ１によ
つて構成される電流路の抵抗分割により節点N14
に低レベルが出る様に設計されている。これによ
りトランジスタQ19がオフ、トランジスタＱ1Aが
オンとなる。すなわち正規ビツトが選択で冗長ビ
ツトが非選択の状態にある。
次に、欠陥ビツトが検出されると端子
へ外部から低レベル信号が印加され、トランジス
タQ14がオンとなる。これによりVpp端子からト
ランジスタQ14を通して多結晶シリコンヒユーズ
１へ電流が供給され、その時に発生するジユール
熱により多結晶シリコンヒユーズ１が溶断され
る。ここでトランジスタQ15はVpp端子から供給
された電流節点N14に流入するのを防止するトラ
ンジスタである。次に信号が除去される
とトランジスタQ14がオフとなり、以前形成され
ていたトランジスタQ16，Q15、多結晶シリコン
ヒユーズの電流路が断たれ節点N14は常に高レベ
ル節点N15が常に低レベルとなりトランジスタQ19
がオン、トランジスタＱ1Aオフとなり、正規マト
リツクスから冗長マトリツクスへ切換えられた事
になる。
へ外部から低レベル信号が印加され、トランジス
タQ14がオンとなる。これによりVpp端子からト
ランジスタQ14を通して多結晶シリコンヒユーズ
１へ電流が供給され、その時に発生するジユール
熱により多結晶シリコンヒユーズ１が溶断され
る。ここでトランジスタQ15はVpp端子から供給
された電流節点N14に流入するのを防止するトラ
ンジスタである。次に信号が除去される
とトランジスタQ14がオフとなり、以前形成され
ていたトランジスタQ16，Q15、多結晶シリコン
ヒユーズの電流路が断たれ節点N14は常に高レベ
ル節点N15が常に低レベルとなりトランジスタQ19
がオン、トランジスタＱ1Aオフとなり、正規マト
リツクスから冗長マトリツクスへ切換えられた事
になる。
しかしながら、このような多結晶シリコンヒユ
ーズを用いる切換回路においては、ヒユーズを溶
断するために、大電流、高電圧を印加する必要が
あり、これらに耐え得るように接合耐圧、フイー
ルド領域における発生トランジスタのしきい値、
配線の電流容量等に設計配慮が必要である。また
溶断時に発生するジユール熱によつて周辺に配置
されたトランジスタ及び多結晶シリコン配線層が
影響を受けない様に、ある程度の距離が必要であ
る。また、熱によつて飛散つたシリコンが他素子
に与える可能性について配慮をし、他素子を充分
ヒユーズから離すことが必要である。更に溶断に
必要な電流を多結晶シリコンヒユーズに供給する
のに充分な配線電流容量が必要とされる。例えば
多結晶シリコンヒユーズを溶断するのに1W必要
とすると、Vpp＝25Vとすれば、40ｍＡ電流を流
す事になり、配線層がAlで厚さ1.0μｍとすれば
40μｍの幅が必要となり、巨大なAl配線パター
ンとなる。また、ヒユーズ溶断時に生じる熱応力
によりヒユーズ上部のパツシベーシヨン膜が破損
し、チツプが汚染され信頼性上重大な問題を発生
する。
ーズを用いる切換回路においては、ヒユーズを溶
断するために、大電流、高電圧を印加する必要が
あり、これらに耐え得るように接合耐圧、フイー
ルド領域における発生トランジスタのしきい値、
配線の電流容量等に設計配慮が必要である。また
溶断時に発生するジユール熱によつて周辺に配置
されたトランジスタ及び多結晶シリコン配線層が
影響を受けない様に、ある程度の距離が必要であ
る。また、熱によつて飛散つたシリコンが他素子
に与える可能性について配慮をし、他素子を充分
ヒユーズから離すことが必要である。更に溶断に
必要な電流を多結晶シリコンヒユーズに供給する
のに充分な配線電流容量が必要とされる。例えば
多結晶シリコンヒユーズを溶断するのに1W必要
とすると、Vpp＝25Vとすれば、40ｍＡ電流を流
す事になり、配線層がAlで厚さ1.0μｍとすれば
40μｍの幅が必要となり、巨大なAl配線パター
ンとなる。また、ヒユーズ溶断時に生じる熱応力
によりヒユーズ上部のパツシベーシヨン膜が破損
し、チツプが汚染され信頼性上重大な問題を発生
する。
このように、従来の多結晶シリコンヒユーズを
用いる切換回路ではAl配線が巨大になるために
素子形成領域がとられて集積密度が低下すること
溶断時に飛散るシリコン層の影響を受けないよう
に他の素子を離すために素子集積密度が更に低下
すること、溶断時に飛散るシリコン層の汚染によ
つて素子の信頼性が低下することなどの重大な欠
点があつた。
用いる切換回路ではAl配線が巨大になるために
素子形成領域がとられて集積密度が低下すること
溶断時に飛散るシリコン層の影響を受けないよう
に他の素子を離すために素子集積密度が更に低下
すること、溶断時に飛散るシリコン層の汚染によ
つて素子の信頼性が低下することなどの重大な欠
点があつた。
本発明は上記欠点を除去し、多結晶シリコンヒ
ユーズの代りに、スタツクド・ゲート型MISトラ
ンジスタを用いることにより集積密度と信頼性の
向上をはかつた冗長・正規ビツト切換回路を含む
半導体装置を提供するものである。
ユーズの代りに、スタツクド・ゲート型MISトラ
ンジスタを用いることにより集積密度と信頼性の
向上をはかつた冗長・正規ビツト切換回路を含む
半導体装置を提供するものである。
本発明の半導体装置は、書込み電源端子と接地
端子との間に直列に接続される。エンハンスメン
ト型トランジスタとデプレツシヨン型トランジス
タと電荷捕獲層を有するMISトランジスタと、前
記エンハンスメント型トランジスタと前記デプレ
ツシヨン型トランジスタのソース・ドレイン接続
点に前記電荷捕獲層を有するMISトランジスタの
ゲートが接続されて形成される第１の節点と、該
第１の節点と電源端子との間に接続されるMIS型
ダイオードと、前記エンハンスメント型トランジ
スタのゲートに出力が接続されるインバータと、
リペア端子と前記インバータの入力端子との間の
接続線に接続するプルアツプ抵抗と、前記デプレ
ツシヨン型トランジスタと前記電荷捕獲層を有す
るMISトランジスタとの接続により形成される第
２の節点に接続されるレベル整形回路と、前記整
形回路に接続し前記第２の節点に出力される信号
により制御されるトランスフアゲートとを含む冗
長・正規ビツト切換回路を含んで構成される。
端子との間に直列に接続される。エンハンスメン
ト型トランジスタとデプレツシヨン型トランジス
タと電荷捕獲層を有するMISトランジスタと、前
記エンハンスメント型トランジスタと前記デプレ
ツシヨン型トランジスタのソース・ドレイン接続
点に前記電荷捕獲層を有するMISトランジスタの
ゲートが接続されて形成される第１の節点と、該
第１の節点と電源端子との間に接続されるMIS型
ダイオードと、前記エンハンスメント型トランジ
スタのゲートに出力が接続されるインバータと、
リペア端子と前記インバータの入力端子との間の
接続線に接続するプルアツプ抵抗と、前記デプレ
ツシヨン型トランジスタと前記電荷捕獲層を有す
るMISトランジスタとの接続により形成される第
２の節点に接続されるレベル整形回路と、前記整
形回路に接続し前記第２の節点に出力される信号
により制御されるトランスフアゲートとを含む冗
長・正規ビツト切換回路を含んで構成される。
次に、本発明の実施例について、図面を用いて
説明する。
説明する。
第２図は本発明の一実施例の回路図である。
この実施例の冗長・正規ビツト切換回路は、書
込み電源端子Vpp端子と接地端子との間に直列に
接続されるエンハンスメント型トランジスタQ24
とデプレツシヨン型トランジスタQ25と電荷捕獲
層を有するMISトランジスタQ26と、エンハンス
メント型トランジスタQ24とデプレツシヨン型ト
ランジスタQ25のソース・ドレイン接続点に電荷
捕獲層を有するMISトランジスタQ26のゲートが
接続されて形成される第１の節点N23と、該第１
の節点N23と電源端子（Vcc端子）との間に接続
されるMIS型ダイオードQ27と、エンハンスメン
ト型トランジスタQ24のゲートに出力が接続さ
れ、トランジスタQ22とQ23とから成るインバー
タと、リペア端子と前記インバータの入
力端子との間の接続線に接続するプルアツプ抵抗
Q1と、デプレツシヨン型トランジスタQ25と電荷
捕獲層を有するMISトランジスタQ26との接続に
より形成される第２の節点N24に接続され、トラ
ンジスタQ28とQ29とから成る、もしくはトラン
ジスタＱ2AとＱ2Bとから成るレベル整形回路と、
この整形回路に接続し、第２の節点N24に出力さ
れる信号により制御されるトランスフアゲートＱ
2DもしくはＱ2Cとを含む冗長・正規ビツト切換回
路を含んで構成され、この切換回路が半導体装置
の中に組込まれるのである。
込み電源端子Vpp端子と接地端子との間に直列に
接続されるエンハンスメント型トランジスタQ24
とデプレツシヨン型トランジスタQ25と電荷捕獲
層を有するMISトランジスタQ26と、エンハンス
メント型トランジスタQ24とデプレツシヨン型ト
ランジスタQ25のソース・ドレイン接続点に電荷
捕獲層を有するMISトランジスタQ26のゲートが
接続されて形成される第１の節点N23と、該第１
の節点N23と電源端子（Vcc端子）との間に接続
されるMIS型ダイオードQ27と、エンハンスメン
ト型トランジスタQ24のゲートに出力が接続さ
れ、トランジスタQ22とQ23とから成るインバー
タと、リペア端子と前記インバータの入
力端子との間の接続線に接続するプルアツプ抵抗
Q1と、デプレツシヨン型トランジスタQ25と電荷
捕獲層を有するMISトランジスタQ26との接続に
より形成される第２の節点N24に接続され、トラ
ンジスタQ28とQ29とから成る、もしくはトラン
ジスタＱ2AとＱ2Bとから成るレベル整形回路と、
この整形回路に接続し、第２の節点N24に出力さ
れる信号により制御されるトランスフアゲートＱ
2DもしくはＱ2Cとを含む冗長・正規ビツト切換回
路を含んで構成され、この切換回路が半導体装置
の中に組込まれるのである。
次に、この実施例の動作について説明する。
Vccは電源電圧5Vで使用され、書込時、読出し
時共に同一電圧が印加されている。Vppは書込電
源電圧であり、通常書込時は20V〜25Vが印加さ
れ、読出し時は5Vである。端子はプル
アツプトランジスタQ21により節点N21が高レベル
になつている。良品チエツク時、正規ビツトに欠
陥が発見されない限りはこの状態を保持し、トラ
ンジスタQ24はオフしている。これによりトラン
ジスタQ25，Q26には、Vcc端子からトランジスタ
Q27を通じて電圧が供給される。トランジスタ
Q26はメモリ・トランジスタであり、書込の行な
われていない状態ではコントロール・ゲートに電
圧を印加すればオンし、N24は低レベルになる。
よつて、節点N25が高レベル、節点N26が低レベル
となり、トランスフアゲートＱ2Cがオンとなりト
ランスフアゲートＱ2Dがオフとなり、正規ビツト
が選択される。次に、良品チエツク時に正規ビツ
ト内に欠陥ビツトが発見されると、端子
に外部から強制的に低レベルに引き下げる
信号が入力される。トランジスタQ22，
Q23によつて構成されるインバータによりこの
信号は反転され、トランジスタQ24がオ
ンとなり、トランジスタQ25の書込トランジスタ
負荷に書込電圧Vppが印加され、トランジスタ
Q26のメモリセルがチヤンネル注入により書込ま
れ、しきい値電圧が1.0Vから20V程度まで上昇
し、トランジスタQ26は完全にオフとなる。しか
るのち信号を除去すれば再びトランジス
タQ24はオフとなり、トランジスタQ25にはMIS型
ダイオードQ27を介して電源電圧Vccが印加され
る。トランジスタQ26は前記操作によりしきい値
が2.0Vであるからオフとなり、第２の節点N24は
高レベルとなり、節点N25は低レベル、節点N26は
高レベルなる。これによりトランスフアゲートＱ
2Cはオフ、トランスフアゲートＱ2Dはオンとな
り、正規ビツトから冗長ビツトに切換えられた事
になる。
時共に同一電圧が印加されている。Vppは書込電
源電圧であり、通常書込時は20V〜25Vが印加さ
れ、読出し時は5Vである。端子はプル
アツプトランジスタQ21により節点N21が高レベル
になつている。良品チエツク時、正規ビツトに欠
陥が発見されない限りはこの状態を保持し、トラ
ンジスタQ24はオフしている。これによりトラン
ジスタQ25，Q26には、Vcc端子からトランジスタ
Q27を通じて電圧が供給される。トランジスタ
Q26はメモリ・トランジスタであり、書込の行な
われていない状態ではコントロール・ゲートに電
圧を印加すればオンし、N24は低レベルになる。
よつて、節点N25が高レベル、節点N26が低レベル
となり、トランスフアゲートＱ2Cがオンとなりト
ランスフアゲートＱ2Dがオフとなり、正規ビツト
が選択される。次に、良品チエツク時に正規ビツ
ト内に欠陥ビツトが発見されると、端子
に外部から強制的に低レベルに引き下げる
信号が入力される。トランジスタQ22，
Q23によつて構成されるインバータによりこの
信号は反転され、トランジスタQ24がオ
ンとなり、トランジスタQ25の書込トランジスタ
負荷に書込電圧Vppが印加され、トランジスタ
Q26のメモリセルがチヤンネル注入により書込ま
れ、しきい値電圧が1.0Vから20V程度まで上昇
し、トランジスタQ26は完全にオフとなる。しか
るのち信号を除去すれば再びトランジス
タQ24はオフとなり、トランジスタQ25にはMIS型
ダイオードQ27を介して電源電圧Vccが印加され
る。トランジスタQ26は前記操作によりしきい値
が2.0Vであるからオフとなり、第２の節点N24は
高レベルとなり、節点N25は低レベル、節点N26は
高レベルなる。これによりトランスフアゲートＱ
2Cはオフ、トランスフアゲートＱ2Dはオンとな
り、正規ビツトから冗長ビツトに切換えられた事
になる。
以上詳細に説明したように、本発明によれば、
大電流を必要とせずに冗長・正規ビツト切換がで
き、従つて集積密度と信頼性の向上がはかれる冗
長・正規ビツト切換回路を含む半導体装置が得ら
れるのでその効果は大きい。
大電流を必要とせずに冗長・正規ビツト切換がで
き、従つて集積密度と信頼性の向上がはかれる冗
長・正規ビツト切換回路を含む半導体装置が得ら
れるのでその効果は大きい。
第１図は従来の冗長・正規ビツト切換回路の一
例の回路図、第２図は本発明の一実施例の回路図
である。 １……多結晶シリコンヒユーズ、Ｑ2C，Ｑ2D…
…トランスフアゲート、Q21……プルアツプ抵
抗、Q24……エンハンスメント型トランジスタ、
Q25……デプレツシヨン型トランジスタ、Q26…
…電荷捕獲層を有するMISトランジスタ、Q27…
…MIS型ダイオード、Vcc……電源電圧、Vpp…
…書込電圧、N23……第１の節点、N24……第２の
節点。
例の回路図、第２図は本発明の一実施例の回路図
である。 １……多結晶シリコンヒユーズ、Ｑ2C，Ｑ2D…
…トランスフアゲート、Q21……プルアツプ抵
抗、Q24……エンハンスメント型トランジスタ、
Q25……デプレツシヨン型トランジスタ、Q26…
…電荷捕獲層を有するMISトランジスタ、Q27…
…MIS型ダイオード、Vcc……電源電圧、Vpp…
…書込電圧、N23……第１の節点、N24……第２の
節点。
Claims (1)
- １ 書込み電源端子と接地端子との間に直列に接
続されるエンハンスメント型トランジスタとデプ
レツシヨン型トランジスタと電荷捕獲層を有する
MISトランジスタと、前記エンハンスメント型ト
ランジスタと前記デプレツシヨン型トランジスタ
のソース・ドレイン接続点に前記電荷捕獲層を有
するMISトランジスタのゲートが接続されて形成
される第１の節点と、該第１の節点と電源端子と
の間に接続されるMIS型ダイオードと、前記エン
ハンスメント型トランジスタのゲートに出力が接
続されるインバータと、リペア端子と前記インバ
ータの入力端子との間の接続線に接続するプルア
ツプ抵抗と、前記デプレツシヨン型トランジスタ
と前記電荷捕獲層を有するMISトランジスタとの
接続により形成される第２の節点に接続されるレ
ベル整形回路と、前記整形回路に接続し前記第２
の節点に出力される信号により制御されるトラン
スフアゲートとを含む冗長・正規ビツト切換回路
を含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093807A JPS58211399A (ja) | 1982-06-01 | 1982-06-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093807A JPS58211399A (ja) | 1982-06-01 | 1982-06-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58211399A JPS58211399A (ja) | 1983-12-08 |
| JPS6237476B2 true JPS6237476B2 (ja) | 1987-08-12 |
Family
ID=14092671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57093807A Granted JPS58211399A (ja) | 1982-06-01 | 1982-06-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58211399A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107500A (ja) * | 1985-11-05 | 1987-05-18 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JP2533213B2 (ja) * | 1990-02-13 | 1996-09-11 | 株式会社東芝 | 半導体集積回路 |
-
1982
- 1982-06-01 JP JP57093807A patent/JPS58211399A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58211399A (ja) | 1983-12-08 |
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