JPS6237889B2 - - Google Patents
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- JPS6237889B2 JPS6237889B2 JP55114481A JP11448180A JPS6237889B2 JP S6237889 B2 JPS6237889 B2 JP S6237889B2 JP 55114481 A JP55114481 A JP 55114481A JP 11448180 A JP11448180 A JP 11448180A JP S6237889 B2 JPS6237889 B2 JP S6237889B2
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- JP
- Japan
- Prior art keywords
- semiconductor layer
- insulating
- semi
- insulating film
- high concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置及びその製造方法に関し、
特にバルク導電型絶縁ゲート電界効果トランジス
タの構造とその製造方法に関するものである。
特にバルク導電型絶縁ゲート電界効果トランジス
タの構造とその製造方法に関するものである。
バルク導電型絶縁ゲート電界効果トランジスタ
（以下バルク導電型MOSFETと称す）は、例えば
第１図に示すように半絶縁性半導体基板１に設け
た一導電型の半導体層２上に、ソース電極３及び
ドレイン電極４を設け、また両電極間の半導体層
２上に絶縁膜５を介してゲート電極６を形成した
構造を有しており、ゲート電極６に印加する電圧
によりソース電極３とドレイン電極４間の半導体
層２を流れる電流を制御するものである。Siなど
で広く実用化されている反転型MOSFETが表面
電気伝導を用いるためその移動度はバルク中の移
動度より小さい値しか得られないのに対し、上記
構造のバルク導電型MOSFETは、キヤリア移動
度が大きい半導体層２を動作層としているから高
速動作が可能であり、またゲート長を短くしても
反転型MOSFETにみられるようなパンチスルー
等の短チヤネル効果は起こらない。更にシヨツト
キゲート型FETと異なり、ゲート電極に正の電
圧を印加してもゲート電流が流れないので論理振
幅を大きくすることができる等の利点があり、高
速動作に適した素子であるといえる。そして、よ
り高速動作を可能にするには、Siよりもキヤリア
移動度の大きいGaAsを半導体材料に用いること
が原理的に有利であることから、近年GaAsを用
いたバルク導電型MOSFETの開発研究が押し進
められている。
（以下バルク導電型MOSFETと称す）は、例えば
第１図に示すように半絶縁性半導体基板１に設け
た一導電型の半導体層２上に、ソース電極３及び
ドレイン電極４を設け、また両電極間の半導体層
２上に絶縁膜５を介してゲート電極６を形成した
構造を有しており、ゲート電極６に印加する電圧
によりソース電極３とドレイン電極４間の半導体
層２を流れる電流を制御するものである。Siなど
で広く実用化されている反転型MOSFETが表面
電気伝導を用いるためその移動度はバルク中の移
動度より小さい値しか得られないのに対し、上記
構造のバルク導電型MOSFETは、キヤリア移動
度が大きい半導体層２を動作層としているから高
速動作が可能であり、またゲート長を短くしても
反転型MOSFETにみられるようなパンチスルー
等の短チヤネル効果は起こらない。更にシヨツト
キゲート型FETと異なり、ゲート電極に正の電
圧を印加してもゲート電流が流れないので論理振
幅を大きくすることができる等の利点があり、高
速動作に適した素子であるといえる。そして、よ
り高速動作を可能にするには、Siよりもキヤリア
移動度の大きいGaAsを半導体材料に用いること
が原理的に有利であることから、近年GaAsを用
いたバルク導電型MOSFETの開発研究が押し進
められている。
ところで、バルク導電型MOSFETにおける動
作層となる半導体層２の厚さ及びキヤリア密度
は、要求されるピンチオフ電圧、ドレイン耐圧等
の値によつて決定され、通常は１×1017cm-3程度
のキヤリア密度、0.2μｍ程度の厚さが用いられ
ている。この為、半導体層２にソース電極４及び
ドレイン電極５を直接設けると良好なオーミツク
性電極を得ることが困難になるから、通常はイオ
ン注入技術あるいは拡散技術を用いてソース領域
及びドレイン領域に高濃度不純物領域を形成する
ことが行なわれている。しかしながら、半導体材
料にGaAsを用いる場合、適当なｎ型不純物がな
い等の理由でその拡散技術は確立されておらず、
またイオン注入技術や拡散技術は熱処理工程を伴
うため、半導体層２の表面が熱的劣化を受け易く
良好な動作層が得にくいという問題点があつた。
作層となる半導体層２の厚さ及びキヤリア密度
は、要求されるピンチオフ電圧、ドレイン耐圧等
の値によつて決定され、通常は１×1017cm-3程度
のキヤリア密度、0.2μｍ程度の厚さが用いられ
ている。この為、半導体層２にソース電極４及び
ドレイン電極５を直接設けると良好なオーミツク
性電極を得ることが困難になるから、通常はイオ
ン注入技術あるいは拡散技術を用いてソース領域
及びドレイン領域に高濃度不純物領域を形成する
ことが行なわれている。しかしながら、半導体材
料にGaAsを用いる場合、適当なｎ型不純物がな
い等の理由でその拡散技術は確立されておらず、
またイオン注入技術や拡散技術は熱処理工程を伴
うため、半導体層２の表面が熱的劣化を受け易く
良好な動作層が得にくいという問題点があつた。
また第１図の構造ではソース、ドレイン部分の
半導体層２の厚さが薄いためにソース抵抗が大き
いという欠点があるので、例えば第２図の素子断
面図に示すように半導体層２の厚さを大きくしゲ
ート部分のみをエツチング等により薄くした構造
のバルク導電型MOSFETも知られているが、こ
の種の構造はその表面に高低差が生じる為、フオ
トリソグラフイー精度が低下して高微細加工が困
難になり、また絶縁膜形成法によつてはこの段差
のために良好なMOSFETの製作が困難になると
いう欠点があつた。即ち、GaAsに対して良好な
界面特性を有する絶縁膜の形成が可能な方法とし
て、真空蒸着したAlをちようどAlの酸化が終了
するまで陽極酸化する方法（以下Al陽極酸化法
と称す）及びスピナでGaを含むSiO2のアルコー
ル溶液を塗布しその後熱処理する方法（以下スピ
ナ法と称す）が知られているが、Al陽極酸化法
では、Alの膜厚が表面段差のために段差近くと
ゲート中央部とで異なるため、ゲート領域全面に
亘つてAlのみを陽極酸化させることが困難にな
り、部分的にGaAsまで陽極酸化されてしまう領
域を生じるため良好な界面特性を得ることが困難
になる。またスピナ法では、表面段差のために均
一な膜厚の絶縁膜を形成することが困難になると
いう問題がある。
半導体層２の厚さが薄いためにソース抵抗が大き
いという欠点があるので、例えば第２図の素子断
面図に示すように半導体層２の厚さを大きくしゲ
ート部分のみをエツチング等により薄くした構造
のバルク導電型MOSFETも知られているが、こ
の種の構造はその表面に高低差が生じる為、フオ
トリソグラフイー精度が低下して高微細加工が困
難になり、また絶縁膜形成法によつてはこの段差
のために良好なMOSFETの製作が困難になると
いう欠点があつた。即ち、GaAsに対して良好な
界面特性を有する絶縁膜の形成が可能な方法とし
て、真空蒸着したAlをちようどAlの酸化が終了
するまで陽極酸化する方法（以下Al陽極酸化法
と称す）及びスピナでGaを含むSiO2のアルコー
ル溶液を塗布しその後熱処理する方法（以下スピ
ナ法と称す）が知られているが、Al陽極酸化法
では、Alの膜厚が表面段差のために段差近くと
ゲート中央部とで異なるため、ゲート領域全面に
亘つてAlのみを陽極酸化させることが困難にな
り、部分的にGaAsまで陽極酸化されてしまう領
域を生じるため良好な界面特性を得ることが困難
になる。またスピナ法では、表面段差のために均
一な膜厚の絶縁膜を形成することが困難になると
いう問題がある。
本発明はこのような従来の欠点を改善したもの
であり、その目的は、ソース領域及びドレイン領
域に高濃度不純物含有エピタキシヤル成長半導体
層を用い且つ素子表面を平坦化することにより、
良好な絶縁膜と動作層の形成及び高微細加工を可
能とし、且つ、ソース抵抗を低減することにあ
る。以下実施例について詳細に説明する。
であり、その目的は、ソース領域及びドレイン領
域に高濃度不純物含有エピタキシヤル成長半導体
層を用い且つ素子表面を平坦化することにより、
良好な絶縁膜と動作層の形成及び高微細加工を可
能とし、且つ、ソース抵抗を低減することにあ
る。以下実施例について詳細に説明する。
第３図は本発明のバルク導電型MOSFETの実
施例を表わす素子断面図であり、７は半絶縁性
GaAs基板、８はｎ型GaAsエピタキシヤル層、９
はn+型GaAsエピタキシヤル層、１０は絶縁膜、
１１はソース電極、１２はドレイン電極、１３は
ゲート電極、１４はストライプ状突出部である。
施例を表わす素子断面図であり、７は半絶縁性
GaAs基板、８はｎ型GaAsエピタキシヤル層、９
はn+型GaAsエピタキシヤル層、１０は絶縁膜、
１１はソース電極、１２はドレイン電極、１３は
ゲート電極、１４はストライプ状突出部である。
本実施例のバルク導電型MOSFETは、同図に
示すように、ほぼ主面中央部に断面が台形のスト
ライプ状突出部１４を設けた半絶縁性GaAs基板
７と、そのストライプ状突出部１４上に形成され
たｎ型GaAsエピタキシヤル層８と、このｎ型
GaAsエピタキシヤル層８の両側面を覆うように
半絶縁性GaAs基板７上に平坦に形成されたn+型
GaAsエピタキシヤル層９と、前記ｎ型GaAsエピ
タキシヤル層８上に絶縁膜１０を介して形成され
たゲート電極１３と、このゲート電極１３を間に
して互いに反対側のn+型GaAsエピタキシヤル層
９上に形成されたソース電極１１及びドレイン電
極１２とを備えている。半絶縁性GaAs基板７の
ストライプ状突出部１４上に形成されたｎ型
GaAsエピタキシヤル層８が動作層になり、n+型
GaAsエピタキシヤル層９がソース領域及びドレ
イン領域になるものである。
示すように、ほぼ主面中央部に断面が台形のスト
ライプ状突出部１４を設けた半絶縁性GaAs基板
７と、そのストライプ状突出部１４上に形成され
たｎ型GaAsエピタキシヤル層８と、このｎ型
GaAsエピタキシヤル層８の両側面を覆うように
半絶縁性GaAs基板７上に平坦に形成されたn+型
GaAsエピタキシヤル層９と、前記ｎ型GaAsエピ
タキシヤル層８上に絶縁膜１０を介して形成され
たゲート電極１３と、このゲート電極１３を間に
して互いに反対側のn+型GaAsエピタキシヤル層
９上に形成されたソース電極１１及びドレイン電
極１２とを備えている。半絶縁性GaAs基板７の
ストライプ状突出部１４上に形成されたｎ型
GaAsエピタキシヤル層８が動作層になり、n+型
GaAsエピタキシヤル層９がソース領域及びドレ
イン領域になるものである。
このように半絶縁性GaAs基板７にストライプ
状突出部１４を設け動作層の厚さの割にソース領
域及びドレイン領域を厚くしているので、ソース
抵抗は充分に小さくなり、然も素子表面が平坦で
あるから高微細加工が容易に行ない得るものとな
るとともに、前述したAl陽極酸化法及びスピナ
法を採用することができるから良好な界面特性を
有する絶縁膜の形成が可能になる。更に、ソース
領域及びドレイン領域は、従来のようなイオン注
入層や拡散層でなくエピタキシヤル層である為、
その製造工程において熱処理工程を必要とせず、
従つて動作層となるｎ型GaAsエピタキシヤル層
８が熱的劣化を受けることは皆無になる。
状突出部１４を設け動作層の厚さの割にソース領
域及びドレイン領域を厚くしているので、ソース
抵抗は充分に小さくなり、然も素子表面が平坦で
あるから高微細加工が容易に行ない得るものとな
るとともに、前述したAl陽極酸化法及びスピナ
法を採用することができるから良好な界面特性を
有する絶縁膜の形成が可能になる。更に、ソース
領域及びドレイン領域は、従来のようなイオン注
入層や拡散層でなくエピタキシヤル層である為、
その製造工程において熱処理工程を必要とせず、
従つて動作層となるｎ型GaAsエピタキシヤル層
８が熱的劣化を受けることは皆無になる。
第４図Ａ〜Ｆは本発明のバルク導電型
MOSFETを製造する方法の一例を説明する為に
用いる製造工程図であり、以下同図を参照してそ
の製造方法を説明すると、先ず、半絶縁性GaAs
基板７上に厚さ１〜２μｍ、キヤリア密度１×
1017cm-3のｎ型GaAsエピタキシヤル層を成長さ
せ（第４図Ａ）、次に異方性エツチヤント例えば
NH4OH：H2O2：H2O＝３：１：50なる混液を用
いてｎ型GaAsエピタキシヤル層８及び基板７を
例えば４μｍの深さにエツチングし、断面が台形
のストライプ状突出部１４とその上の動作層とを
形成する（第４図Ｂ）。
MOSFETを製造する方法の一例を説明する為に
用いる製造工程図であり、以下同図を参照してそ
の製造方法を説明すると、先ず、半絶縁性GaAs
基板７上に厚さ１〜２μｍ、キヤリア密度１×
1017cm-3のｎ型GaAsエピタキシヤル層を成長さ
せ（第４図Ａ）、次に異方性エツチヤント例えば
NH4OH：H2O2：H2O＝３：１：50なる混液を用
いてｎ型GaAsエピタキシヤル層８及び基板７を
例えば４μｍの深さにエツチングし、断面が台形
のストライプ状突出部１４とその上の動作層とを
形成する（第４図Ｂ）。
次に、液相エピタキシヤル成長法により、n+
型GaAsエピタキシヤル層９を例えば厚さ５μ
ｍ、キヤリア密度１×1019cm-3となるように成長
させる。このとき第４図Ｃに示すように、n+型
GaAsエピタキシヤル層９は台形製造上に成長さ
せたにも拘らずその表面は平坦なものとなる。
型GaAsエピタキシヤル層９を例えば厚さ５μ
ｍ、キヤリア密度１×1019cm-3となるように成長
させる。このとき第４図Ｃに示すように、n+型
GaAsエピタキシヤル層９は台形製造上に成長さ
せたにも拘らずその表面は平坦なものとなる。
次に、ｎ型GaAsエピタキシヤル層８の厚さが
所望の厚さ例えば0.2μｍになるまでn+型GaAsエ
ピタキシヤル層９及びｎ型GaAsエピタキシヤル
層８をエツチングする（第４図Ｄ）。そして、素
子表面全体に絶縁膜１０を形成する（第４図
Ｅ）。絶縁膜形成法としては、例えば先に記載し
た２種類の方法を採用する。この場合、Al陽極
酸化法を使用するときは、例えば素子表面にAl
を約800Åの厚さに真空蒸着し、これを酒石酸、
エチレングリコール及び水の混合液を用いてAl
の酸化がちようど終了するまで例えば電流密度
0.5mA／cm2で陽極酸化し、これをN2雰囲気中で
例えば400℃で30分間熱処理を施すようにして実
施する。またスピナ法を採用するときは、例えば
アルコール100c.c.中にSiO2を５ｇ、GaCl3を2.5ｇ
の割合で混ぜて作つたGaCl3を含むSiO2アルコー
ル溶液をスピナで素子表面に塗布したのち、N2
雰囲気中において、150℃で30分、400℃で30分、
600℃で60分熱処理することにより、例えば約800
Åの絶縁膜を形成するようにして実施する。
所望の厚さ例えば0.2μｍになるまでn+型GaAsエ
ピタキシヤル層９及びｎ型GaAsエピタキシヤル
層８をエツチングする（第４図Ｄ）。そして、素
子表面全体に絶縁膜１０を形成する（第４図
Ｅ）。絶縁膜形成法としては、例えば先に記載し
た２種類の方法を採用する。この場合、Al陽極
酸化法を使用するときは、例えば素子表面にAl
を約800Åの厚さに真空蒸着し、これを酒石酸、
エチレングリコール及び水の混合液を用いてAl
の酸化がちようど終了するまで例えば電流密度
0.5mA／cm2で陽極酸化し、これをN2雰囲気中で
例えば400℃で30分間熱処理を施すようにして実
施する。またスピナ法を採用するときは、例えば
アルコール100c.c.中にSiO2を５ｇ、GaCl3を2.5ｇ
の割合で混ぜて作つたGaCl3を含むSiO2アルコー
ル溶液をスピナで素子表面に塗布したのち、N2
雰囲気中において、150℃で30分、400℃で30分、
600℃で60分熱処理することにより、例えば約800
Åの絶縁膜を形成するようにして実施する。
次に、ｎ型GaAsエピタキシヤル層８に対し互
いに反対側の絶縁膜１０の一部分を除去してそこ
に例えばAuGeNiのソース電極１１、ドレイン電
極１２を形成し、また絶縁膜１０のうちｎ型
GaAsエピタキシヤル層８と接する部分内の絶縁
膜１０上に例えばAlのゲート電極１３を形成す
る（第４図Ｆ）。
いに反対側の絶縁膜１０の一部分を除去してそこ
に例えばAuGeNiのソース電極１１、ドレイン電
極１２を形成し、また絶縁膜１０のうちｎ型
GaAsエピタキシヤル層８と接する部分内の絶縁
膜１０上に例えばAlのゲート電極１３を形成す
る（第４図Ｆ）。
この製造方法に依れば、動作層となるｎ型
GaAsエピタキシヤル層８の厚さ及びキヤリア密
度とソース領域及びドレイン領域の厚さ、キヤリ
ア密度とを独立に選定することができるから、要
求されるピンチオフ電圧、ドレイン耐圧等の値に
よつて決まる動作層の厚さとキヤリア密度を変え
ずに、オーミツク電極下の半導体層の厚さを厚く
またキヤリア密度を大きくできる。従つて、良好
なオーミツク電極の形成が容易に行なえ且つソー
ス抵抗の値を充分に小さく抑えることが可能とな
る。またソース領域及びドレイン領域となるn+
型GaAsエピタキシヤル層９の形成を液相エピタ
キシヤル成長法を用いて行なつている為に、台形
構造上に成長させたにも拘らずその表面は平坦に
なるから、その後のエツチングによつて素子表面
を容易に平坦にすることができる効果がある。
GaAsエピタキシヤル層８の厚さ及びキヤリア密
度とソース領域及びドレイン領域の厚さ、キヤリ
ア密度とを独立に選定することができるから、要
求されるピンチオフ電圧、ドレイン耐圧等の値に
よつて決まる動作層の厚さとキヤリア密度を変え
ずに、オーミツク電極下の半導体層の厚さを厚く
またキヤリア密度を大きくできる。従つて、良好
なオーミツク電極の形成が容易に行なえ且つソー
ス抵抗の値を充分に小さく抑えることが可能とな
る。またソース領域及びドレイン領域となるn+
型GaAsエピタキシヤル層９の形成を液相エピタ
キシヤル成長法を用いて行なつている為に、台形
構造上に成長させたにも拘らずその表面は平坦に
なるから、その後のエツチングによつて素子表面
を容易に平坦にすることができる効果がある。
以上の説明から判るように、本発明は、動作層
となる半導体層の側面を覆うようにして形成した
高濃度不純物含有エピタキシヤル成長半導体層を
ソース領域及びドレイン領域としたから、拡散領
域やイオン注入領域をドレイン、ソース領域とす
る従来素子と異なり、動作層が熱的劣化を受ける
おそれがなく、然も素子表面を平坦化したことに
より微細加工が容易になるとともに、GaAsに対
して有効な絶縁膜形成法であるAl陽極酸化法及
びスピナ法の採用が可能になるから、良好な界面
特性を有する絶縁膜の形成が容易に行ない得る利
点がある。また、基板に設けたストライプ状突出
部により動作層に比べソース領域及びドレイン領
域を厚くしたので、ソース抵抗が小さくなる利点
がある。従つて本発明を、GaAsのみならずInP
等拡散技術及びイオン注入技術を用いることが困
難な半導体材料で構成されるバルク導電型
MOSFETに適用すれば、その特性の向上等が図
れて非常に有効である。
となる半導体層の側面を覆うようにして形成した
高濃度不純物含有エピタキシヤル成長半導体層を
ソース領域及びドレイン領域としたから、拡散領
域やイオン注入領域をドレイン、ソース領域とす
る従来素子と異なり、動作層が熱的劣化を受ける
おそれがなく、然も素子表面を平坦化したことに
より微細加工が容易になるとともに、GaAsに対
して有効な絶縁膜形成法であるAl陽極酸化法及
びスピナ法の採用が可能になるから、良好な界面
特性を有する絶縁膜の形成が容易に行ない得る利
点がある。また、基板に設けたストライプ状突出
部により動作層に比べソース領域及びドレイン領
域を厚くしたので、ソース抵抗が小さくなる利点
がある。従つて本発明を、GaAsのみならずInP
等拡散技術及びイオン注入技術を用いることが困
難な半導体材料で構成されるバルク導電型
MOSFETに適用すれば、その特性の向上等が図
れて非常に有効である。
第１図及び第２図は従来のバルク導電型
MOSFETの構造を表わす素子断面図、第３図は
本発明実施例のバルク導電型MOSFETの構造を
表わす素子断面図、第４図は第３図示装置の製造
方法を説明する為に用いる製造工程図である。 ７は半絶縁性GaAs基板、８はｎ型GaAsエピタ
キシヤル層、９はn+型GaAsエピタキシヤル層、
１０は絶縁膜、１１はソース電極、１２はドレイ
ン電極、１３はゲート電極、１４はストライプ状
突出部である。
MOSFETの構造を表わす素子断面図、第３図は
本発明実施例のバルク導電型MOSFETの構造を
表わす素子断面図、第４図は第３図示装置の製造
方法を説明する為に用いる製造工程図である。 ７は半絶縁性GaAs基板、８はｎ型GaAsエピタ
キシヤル層、９はn+型GaAsエピタキシヤル層、
１０は絶縁膜、１１はソース電極、１２はドレイ
ン電極、１３はゲート電極、１４はストライプ状
突出部である。
Claims (1)
- 【特許請求の範囲】 １ 主面にストライプ状突出部を有する半絶縁性
半導体基板、該半絶縁性半導体基板の前記ストラ
イプ状突出部上に形成された一導電型の半導体
層、該半導体層の両側面を覆うように前記半絶縁
性半導体基板上に形成された前記半導体層と同一
導電型の高濃度不純物含有エピタキシヤル成長半
導体層、前記半導体層上に絶縁膜を介して形成さ
れたゲート電極、該ゲート電極を間にして互いに
反対側の前記高濃度不純物含有エピタキシヤル成
長半導体層上に形成されたソース電極及びドレイ
ン電極を具備したことを特徴とする半導体装置。 ２ 半絶縁性基板上に一導電型を有する半導体層
を形成する工程と、該半導体層及び前記半絶縁性
基板を一部エツチング除去して前記半導体層を上
面に有するストライプ状突出部を形成する工程
と、該ストライプ状突出部上の前記半導体層が完
全に埋まるまで液相エピタキシヤル成長法により
前記半導体層と同一導電型の高濃度不純物含有エ
ピタキシヤル成長半導体層を形成する工程と、該
高濃度不純物含有エピタキシヤル成長半導体層全
面を少なくとも前記半導体層が露出するまでエツ
チングする工程と、該半導体層の露出面及び前記
高濃度不純物含有エピタキシヤル成長半導体層上
に絶縁膜を形成する工程と、前記半導体層に接す
る前記絶縁膜上にゲート電極を形成し且つ該ゲー
ト電極を間にして互いに反対側の前記高濃度不純
物含有エピタキシヤル成長半導体層上の絶縁膜を
一部除去してそこにソース電極及びドレイン電極
を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55114481A JPS5739581A (en) | 1980-08-20 | 1980-08-20 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55114481A JPS5739581A (en) | 1980-08-20 | 1980-08-20 | Semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5739581A JPS5739581A (en) | 1982-03-04 |
| JPS6237889B2 true JPS6237889B2 (ja) | 1987-08-14 |
Family
ID=14638815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55114481A Granted JPS5739581A (en) | 1980-08-20 | 1980-08-20 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5739581A (ja) |
-
1980
- 1980-08-20 JP JP55114481A patent/JPS5739581A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5739581A (en) | 1982-03-04 |
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