JPS6238891B2 - - Google Patents
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- JPS6238891B2 JPS6238891B2 JP1935479A JP1935479A JPS6238891B2 JP S6238891 B2 JPS6238891 B2 JP S6238891B2 JP 1935479 A JP1935479 A JP 1935479A JP 1935479 A JP1935479 A JP 1935479A JP S6238891 B2 JPS6238891 B2 JP S6238891B2
- Authority
- JP
- Japan
- Prior art keywords
- channel type
- inverter
- field effect
- insulated gate
- type insulated
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Links
- 230000005669 field effect Effects 0.000 claims description 23
- 238000009413 insulation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/3568—Multistable circuits
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタ（以
下MIS FETという）で構成した分周回路、特に
１／３分周回路に関する。
下MIS FETという）で構成した分周回路、特に
１／３分周回路に関する。
１／３分周回路は入力クロツクパルスの周波数
を1/3に低下させる機能を有するものであり最も
基本的な回路は第１図に示す様に２つの遅延型フ
リツプフロツプ１および２、そして２入力NAND
回路３によつて構成される。第１図は又２ビツト
のシフトレジスタと２入力NAND回路の構成と考
える事と同等である。シフトレジスタはスタテイ
ツク型とダイナミツク型の２種類に分けられる。
スタテイツク型シフトレジスタは記憶回路として
双安定回路を用いる方式であり、クロツクパルス
の周波数がいくらか低くても動作するが一方その
構成素子数が多いという欠点がある為に集積回路
におけるシフトレジスタは、ダイナミツク型が使
われることが多い。
を1/3に低下させる機能を有するものであり最も
基本的な回路は第１図に示す様に２つの遅延型フ
リツプフロツプ１および２、そして２入力NAND
回路３によつて構成される。第１図は又２ビツト
のシフトレジスタと２入力NAND回路の構成と考
える事と同等である。シフトレジスタはスタテイ
ツク型とダイナミツク型の２種類に分けられる。
スタテイツク型シフトレジスタは記憶回路として
双安定回路を用いる方式であり、クロツクパルス
の周波数がいくらか低くても動作するが一方その
構成素子数が多いという欠点がある為に集積回路
におけるシフトレジスタは、ダイナミツク型が使
われることが多い。
第２図はCMOSクロツクドインバータを２段縦
続接続した公知のダイナミツク型シフトレジスタ
の一例を示す回路接続図で、４，５，８，９はＰ
チヤンネル型MIS FET、６，７，１０，１１は
ｎチヤンネル型MIS FET、φ，は互いに逆相
のクロツクパルス、Ｉは入力端、Ｑは出力端であ
る。
続接続した公知のダイナミツク型シフトレジスタ
の一例を示す回路接続図で、４，５，８，９はＰ
チヤンネル型MIS FET、６，７，１０，１１は
ｎチヤンネル型MIS FET、φ，は互いに逆相
のクロツクパルス、Ｉは入力端、Ｑは出力端であ
る。
第３図はCMOSインバータとトランスミツシヨ
ンゲートを用いた公知のダイナミツク型シフトレ
ジスタの他の例を示す回路接続図である。１２，
１４，１６，１８はＰチヤンネル型MIS FET、
１３，１５，１７，１９はｎチヤンネル型MIS
FETである。
ンゲートを用いた公知のダイナミツク型シフトレ
ジスタの他の例を示す回路接続図である。１２，
１４，１６，１８はＰチヤンネル型MIS FET、
１３，１５，１７，１９はｎチヤンネル型MIS
FETである。
このようなダイナミツク型シフトレジスタは次
段の入力容量を記憶手段として利用する方法であ
り、従つてクロツクパルスを所定以上の周波数で
常に印加しなければならないが、逆に構成素子数
が少ないという長所がある。
段の入力容量を記憶手段として利用する方法であ
り、従つてクロツクパルスを所定以上の周波数で
常に印加しなければならないが、逆に構成素子数
が少ないという長所がある。
第２図に示したダイナミツク型シフトレジスタ
を２回使つて第１図の回路を構成すれば1/3分周
動作をさせることができるが、さらに少ない素子
数で1/3分周回路が構成できることが望ましい。
第２図に示すシフトレジスタは貫通電流が流れな
いため低消費電力となつているが、互いに逆相の
２つのクロツクパルスを供給する必要がある為、
クロツクドライバでの消費電力が大きくなる欠点
がある。
を２回使つて第１図の回路を構成すれば1/3分周
動作をさせることができるが、さらに少ない素子
数で1/3分周回路が構成できることが望ましい。
第２図に示すシフトレジスタは貫通電流が流れな
いため低消費電力となつているが、互いに逆相の
２つのクロツクパルスを供給する必要がある為、
クロツクドライバでの消費電力が大きくなる欠点
がある。
本発明の目的は、素子数がより少なく、低消費
電力かつ高速に動作する1/3分周回路を提供する
ことにある。
電力かつ高速に動作する1/3分周回路を提供する
ことにある。
本発明による1/3分周回路の特徴は、唯一つの
クロツク入力を用いて動作が可能が可能な事にあ
り、その構成は第１の電源端子と第２の電源端子
間にＰ（又はｎ）チヤンネル型MIS FET及び直
列接続された一対のｎ（又はＰ）チヤンネル型
MISFETを直列接続し、その異種チヤンネル型
MISFET同志の接続点を出力端とするととも
に、前記ｎ（又はＰ）チヤンネル型MISFETの
いずれか一方のゲート電極と前記Ｐ（又はｎ）チ
ヤンネル型MISFETのゲート電極の接続点を第
１の入力端とする第１のインバータ、前記電源端
子間に直列接続された一対のＰ（又はｎ）チヤン
ネル型MISFET及びｎ（又はＰ）チヤンネル型
MISFETを直列接続し、その異種チヤンネル型
MISFET同志の接続点を出力端とするととも
に、前記Ｐ（又はｎ）チヤンネル型MISFETの
いずれか一方のゲート電極と前記ｎ（又はＰ）チ
ヤンネル型MISFETのゲート電極の接続点を第
１の入力端とする第２のインバータ、前記第１の
インバータと同型の第３のインバータ、前記電源
端子間に直列接続された一対のＰ（又はｎ）チヤ
ンネル型MISFET及び直列接続された一対のｎ
（又はＰ）チヤンネル型MISFETを直列接続し、
その異種チヤンネル型同志の接続点を出力端とす
るとともに前記異種チヤンネル型MISFETのそ
れぞれ一方のゲート電極同志の接続点を第１の入
力端とする第４のインバータおよび前記電源端子
間にＰ（又はｎ）チヤンネル型MISFET及び直
列接続された一対のｎ（又はＰ）チヤンネル型
MISFETを直列接続しその異種チヤンネル型
MISFET同志の接続点を出力端とするとともに
前記ｎ（又はＰ）チヤンネル型MISFETのいず
れか一方のゲート電極を第１の入力端とする第５
のインバータを具備し、前記各インバータの第１
の入力端を用いて、これらのインバータを順次に
縦続接続するとともに第５のインバータの出力端
を第１のインバータの第１の入力端及び第４のイ
ンバータの他方のｎ（又はＰ）チヤンネル型
MISFETのゲート電極に接続して帰還し、第１
のインバータ、第３のインバータ及び第５のイン
バータの他のｎ（又はＰ）チヤンネル型
MISFETのゲート並びに第２のインバータ及び
第４のインバータの他のＰ（又はｎ）チヤンネル
型MISFETのゲート電極、および第５のインバ
ータのＰ（又はｎ）チヤンネル型MISFETのゲ
ート電極に単相のクロツクパルスを印加してなる
ことを特徴とする1/3分周回路が得られる。
クロツク入力を用いて動作が可能が可能な事にあ
り、その構成は第１の電源端子と第２の電源端子
間にＰ（又はｎ）チヤンネル型MIS FET及び直
列接続された一対のｎ（又はＰ）チヤンネル型
MISFETを直列接続し、その異種チヤンネル型
MISFET同志の接続点を出力端とするととも
に、前記ｎ（又はＰ）チヤンネル型MISFETの
いずれか一方のゲート電極と前記Ｐ（又はｎ）チ
ヤンネル型MISFETのゲート電極の接続点を第
１の入力端とする第１のインバータ、前記電源端
子間に直列接続された一対のＰ（又はｎ）チヤン
ネル型MISFET及びｎ（又はＰ）チヤンネル型
MISFETを直列接続し、その異種チヤンネル型
MISFET同志の接続点を出力端とするととも
に、前記Ｐ（又はｎ）チヤンネル型MISFETの
いずれか一方のゲート電極と前記ｎ（又はＰ）チ
ヤンネル型MISFETのゲート電極の接続点を第
１の入力端とする第２のインバータ、前記第１の
インバータと同型の第３のインバータ、前記電源
端子間に直列接続された一対のＰ（又はｎ）チヤ
ンネル型MISFET及び直列接続された一対のｎ
（又はＰ）チヤンネル型MISFETを直列接続し、
その異種チヤンネル型同志の接続点を出力端とす
るとともに前記異種チヤンネル型MISFETのそ
れぞれ一方のゲート電極同志の接続点を第１の入
力端とする第４のインバータおよび前記電源端子
間にＰ（又はｎ）チヤンネル型MISFET及び直
列接続された一対のｎ（又はＰ）チヤンネル型
MISFETを直列接続しその異種チヤンネル型
MISFET同志の接続点を出力端とするとともに
前記ｎ（又はＰ）チヤンネル型MISFETのいず
れか一方のゲート電極を第１の入力端とする第５
のインバータを具備し、前記各インバータの第１
の入力端を用いて、これらのインバータを順次に
縦続接続するとともに第５のインバータの出力端
を第１のインバータの第１の入力端及び第４のイ
ンバータの他方のｎ（又はＰ）チヤンネル型
MISFETのゲート電極に接続して帰還し、第１
のインバータ、第３のインバータ及び第５のイン
バータの他のｎ（又はＰ）チヤンネル型
MISFETのゲート並びに第２のインバータ及び
第４のインバータの他のＰ（又はｎ）チヤンネル
型MISFETのゲート電極、および第５のインバ
ータのＰ（又はｎ）チヤンネル型MISFETのゲ
ート電極に単相のクロツクパルスを印加してなる
ことを特徴とする1/3分周回路が得られる。
次に本発明の実施例を説明する。
第４図は本発明の一実施例を示す回路接続図、
第５図はその動作を説明するためのタイムチヤー
トである。
第５図はその動作を説明するためのタイムチヤー
トである。
第５図タイムチヤートに於いて入力クロツクパ
ルスφの時間的な変化t1〜t6に於ける動作を順を
追つて説明する。時間間隔t1では入力クロツクパ
ルスφは“Ｌ”であるのでＰチヤンネル型
MISFET３３は導通、ｎチヤンネル型MISFET
３５は非導通となつてインバータ５４の出力は
“Ｈ”レベルとなりこのときインバータ５０，５
１，５２および５３の出力はそれぞれ第５図に示
す状態である。t2では入力クロツクパルスφの立
ち上がりでインバータ５４の信号がインバータ５
０にシフトされインバータ５０の出力は“Ｌ”レ
ベルに変化する。t3ではインバータ５０の信号が
インバータ５１にシフトされインバータ５１の出
力は“Ｈ”レベルに変化する。この信号はt4、
t5、t6でそれぞれインバータ５２，５３，５４の
出力を変化させる。t6でクロツクパルスφの立ち
上りによりインバータ５４の出力のみが直接変化
する。この時点では５０の出力＝“Ｌ”、５１の出
力＝“Ｈ”、５２の出力＝“Ｌ”である。しかしな
がらこの状態は不安定状態であるため、出力５４
が“Ｌ”であれば、無条件に出力５０＝“Ｈ”、出
力５１＝“Ｌ”、出力５２＝“Ｈ”となる（このと
きの速度的な問題は後述する。）。また、t6の次の
タイミングにおいては、入力クロツクパルスφは
“Ｌ”であるので、Ｐチヤンネル型MISFET３３
は導通、ｎチヤンネル型MISFET３５は非導通
となつてインバータ５４の出力は“Ｈ”レベルと
なる。これにより、５０の出力＝“Ｈ”、５１の出
力＝“Ｌ”、５２の出力＝“Ｈ”となり、ｎチヤン
ネル型MISFET３２は導通しているから５３の
出力は“Ｌ”になる。従つてこのタイミング状態
はt1と同一の状態である。以上の如く信号の伝達
が行なわれ第５図に示すような1/3分周動作を行
なう。但し図中点線は保持状態を表わす。1/3分
周回路の出力は５０〜５４のどのインバータの出
力から取り出しても差し支えなく１／６、２／
６、３／６のデユーテイ比をもつ出力を得る事が
出来る。
ルスφの時間的な変化t1〜t6に於ける動作を順を
追つて説明する。時間間隔t1では入力クロツクパ
ルスφは“Ｌ”であるのでＰチヤンネル型
MISFET３３は導通、ｎチヤンネル型MISFET
３５は非導通となつてインバータ５４の出力は
“Ｈ”レベルとなりこのときインバータ５０，５
１，５２および５３の出力はそれぞれ第５図に示
す状態である。t2では入力クロツクパルスφの立
ち上がりでインバータ５４の信号がインバータ５
０にシフトされインバータ５０の出力は“Ｌ”レ
ベルに変化する。t3ではインバータ５０の信号が
インバータ５１にシフトされインバータ５１の出
力は“Ｈ”レベルに変化する。この信号はt4、
t5、t6でそれぞれインバータ５２，５３，５４の
出力を変化させる。t6でクロツクパルスφの立ち
上りによりインバータ５４の出力のみが直接変化
する。この時点では５０の出力＝“Ｌ”、５１の出
力＝“Ｈ”、５２の出力＝“Ｌ”である。しかしな
がらこの状態は不安定状態であるため、出力５４
が“Ｌ”であれば、無条件に出力５０＝“Ｈ”、出
力５１＝“Ｌ”、出力５２＝“Ｈ”となる（このと
きの速度的な問題は後述する。）。また、t6の次の
タイミングにおいては、入力クロツクパルスφは
“Ｌ”であるので、Ｐチヤンネル型MISFET３３
は導通、ｎチヤンネル型MISFET３５は非導通
となつてインバータ５４の出力は“Ｈ”レベルと
なる。これにより、５０の出力＝“Ｈ”、５１の出
力＝“Ｌ”、５２の出力＝“Ｈ”となり、ｎチヤン
ネル型MISFET３２は導通しているから５３の
出力は“Ｌ”になる。従つてこのタイミング状態
はt1と同一の状態である。以上の如く信号の伝達
が行なわれ第５図に示すような1/3分周動作を行
なう。但し図中点線は保持状態を表わす。1/3分
周回路の出力は５０〜５４のどのインバータの出
力から取り出しても差し支えなく１／６、２／
６、３／６のデユーテイ比をもつ出力を得る事が
出来る。
次に速度的な点を説明する。MISFETの伝達
遅延時間は自身の出力抵抗R0と自身の出力容量
C0、次段の入力容量Ｃiで決定され時定数R0（C0
＋Ｃi）が小さい程速度は速く、例えばインバー
タ５０の出力立ち上がり時間はインバータ５１の
出力立ち上がり時間よりおよそ２倍早い。何とな
れば前者の抵抗はＰチヤンネル型MISFET２０
１個分に対し、後者は２３，２４の直列抵抗と
なる。従つて前述の動作説明のうちt6のときの信
号伝達は入力クロツクパルスφの一周期t6−t1の
間にインバータ５４−５０−５１−５２と伝達さ
れれば良くこのときの伝達遅延はインバータ５４
の出力が“Ｌ”のときはロツクに無関係に各イン
バータが働きMISFET1個分の抵抗値で定まるか
ら逆の位相の信号伝達の場合に比べて小さいので
速度的にも従来の1/3分周回路と比較して同等も
しくはそれ以上のものが得られる。
遅延時間は自身の出力抵抗R0と自身の出力容量
C0、次段の入力容量Ｃiで決定され時定数R0（C0
＋Ｃi）が小さい程速度は速く、例えばインバー
タ５０の出力立ち上がり時間はインバータ５１の
出力立ち上がり時間よりおよそ２倍早い。何とな
れば前者の抵抗はＰチヤンネル型MISFET２０
１個分に対し、後者は２３，２４の直列抵抗と
なる。従つて前述の動作説明のうちt6のときの信
号伝達は入力クロツクパルスφの一周期t6−t1の
間にインバータ５４−５０−５１−５２と伝達さ
れれば良くこのときの伝達遅延はインバータ５４
の出力が“Ｌ”のときはロツクに無関係に各イン
バータが働きMISFET1個分の抵抗値で定まるか
ら逆の位相の信号伝達の場合に比べて小さいので
速度的にも従来の1/3分周回路と比較して同等も
しくはそれ以上のものが得られる。
以上第４図の一実施例について述べたが本発明
の1/3分周回路の構成は直列に接続された同種の
チヤンネル型MISFETを電源側と出力側で入れ
換えても（例えばｎチヤンネル型MIS FET２１
のゲートにクロツクφを与え、ｎチヤンネル型
MIS FET２２のゲートにインバータ５４の出力
を接続する。）動作させることが出来る。
の1/3分周回路の構成は直列に接続された同種の
チヤンネル型MISFETを電源側と出力側で入れ
換えても（例えばｎチヤンネル型MIS FET２１
のゲートにクロツクφを与え、ｎチヤンネル型
MIS FET２２のゲートにインバータ５４の出力
を接続する。）動作させることが出来る。
又、全てのMIS FETの導電型、電源の極性を
入れかえてもよいことはいうまでもない。
入れかえてもよいことはいうまでもない。
以上詳述した如く本発明による1/3分周回路を
用いれば貫通電流が流れず単一のクロツクパルス
で動作し少ない素子数で低消費電力かつ高速の1/
３分周を行なうことが出来その出力は任意のデユ
ーテイ比のパルスを取り出すことが出来る。
用いれば貫通電流が流れず単一のクロツクパルス
で動作し少ない素子数で低消費電力かつ高速の1/
３分周を行なうことが出来その出力は任意のデユ
ーテイ比のパルスを取り出すことが出来る。
第１図は従来の基本的な1/3分周回路の論理回
路接続図、第２図、第３図はともに公知のダイナ
ミツク型シフトレジスタの例を示す回路接続図、
第４図は本発明の一実施例を示す回路接続図、第
５図はその動作を説明するためのタイムチヤート
である。 １，２……遅延型フリツプフロツプ、３……２
入力NAND回路、４，５，８，９，１２，１４，
１６，１８，２０，２３，２４，２６，２８，３
０，３３……Ｐチヤンネル型MISFET、６，
７，１０，１１，１３，１５，１７，１９，２
１，２２，２５，２７，２８，３１，３２，３
４，３５……ｎチヤンネル型MISFET、５０，
５１，５２，５３，５４……各インバータの出
力、φ，……クロツクパルス、ＶDD……電源端
子、ＶSS……基準電位端子。
路接続図、第２図、第３図はともに公知のダイナ
ミツク型シフトレジスタの例を示す回路接続図、
第４図は本発明の一実施例を示す回路接続図、第
５図はその動作を説明するためのタイムチヤート
である。 １，２……遅延型フリツプフロツプ、３……２
入力NAND回路、４，５，８，９，１２，１４，
１６，１８，２０，２３，２４，２６，２８，３
０，３３……Ｐチヤンネル型MISFET、６，
７，１０，１１，１３，１５，１７，１９，２
１，２２，２５，２７，２８，３１，３２，３
４，３５……ｎチヤンネル型MISFET、５０，
５１，５２，５３，５４……各インバータの出
力、φ，……クロツクパルス、ＶDD……電源端
子、ＶSS……基準電位端子。
Claims (1)
- １ 第１の電源端子と第２の電源端子間にＰ（又
はｎ）チヤンネル型絶縁ゲート電界効果トランジ
スタ及び直列接続された一対のｎ（又はＰ）チヤ
ンネル型絶縁ゲート電界効果トランジスタを直列
接続し、その異種チヤンネル型絶縁ゲート電界効
果トランジスタ同志の接続点を出力端とするとと
もに、前記ｎ（又はＰ）チヤンネル型絶縁ゲート
電界効果トランジスタのいずれか一方のゲート電
極と前記Ｐ（又はｎ）チヤンネル型絶縁ゲート電
界効果トランジスタのゲート電極の接続点を第１
の入力端とする第１のインバータ、前記電源端子
間に直列接続された一対のＰ（又はｎ）チヤンネ
ル型絶縁ゲート電界効果トランジスタ及びｎ（又
はＰ）チヤンネル型絶縁ゲート電界効果トランジ
スタを直列接続しその異種チヤンネル型絶縁ゲー
ト電界効果トランジスタ同志の接続点を出力端と
するとともに前記Ｐ（又はｎ）チヤンネル型絶縁
ゲート電界効果トランジスタのいずれか一方のゲ
ート電極と前記ｎ（又はＰ）チヤンネル型絶縁ゲ
ート電界効果トランジスタのゲート電極の接続点
を第１の入力端とする第２のインバータ、前記第
１のインバータと同型の第３のインバータ、前記
電源端子間に直列接続された一対のＰ（又はｎ）
チヤンネル型絶縁ゲート電界効果トランジスタ及
び直列接続された一対のｎ（又はＰ）チヤンネル
型絶縁ゲート電界効果トランジスタを直列接続し
その異種チヤンネル型同志の接続点を出力端とす
るとともに前記異種チヤンネル型絶縁ゲート電界
効果トランジスタのそれぞれ一方のゲート電極同
志の接続点を第１の入力端とする第４のインバー
タおよび前記電源端子間にＰ（又はｎ）チヤンネ
ル型絶縁ゲート電界効果トランジスタ及び直列接
続された一対のｎ（又はＰ）チヤンネル型絶縁ゲ
ート電界効果トランジスタを直列接続しその異種
チヤンネル型絶縁ゲート電界効果トランジスタ同
志の接続点を出力端とするとともに前記ｎ（又は
Ｐ）チヤンネル型絶縁ゲート電界効果トランジス
タのいずれか一方のゲート電極を第１の入力端と
する第５のインバータを具備し、前記各インバー
タの第１の入力端を用いて、これらのインバータ
を順次に縦続接続するとともに第５のインバータ
の出力端を第１のインバータの第１の入力端及び
第４のインバータの他方のｎ（又はＰ）チヤンネ
ル型絶縁ゲート電界効果トランジスタのゲート電
極に接続して帰還し、第１のインバータ、第３の
インバータ及び第５のインバータの他のｎ（又は
Ｐ）チヤンネル型絶縁ゲート電界効果トランジス
タのゲート並びに第２のインバータおよび第４の
インバータの他のＰ（又はｎ）チヤンネル型絶縁
ゲート電界効果トランジスタのゲート電極、およ
び第５のインバータのＰ（又はｎ）チヤンネル型
絶縁ゲート電界効果トランジスタのゲート電極に
単相のクロツクパルスを印加してなることを特徴
とする1/3分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1935479A JPS55112042A (en) | 1979-02-21 | 1979-02-21 | 1/3-divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1935479A JPS55112042A (en) | 1979-02-21 | 1979-02-21 | 1/3-divider circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55112042A JPS55112042A (en) | 1980-08-29 |
| JPS6238891B2 true JPS6238891B2 (ja) | 1987-08-20 |
Family
ID=11997036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1935479A Granted JPS55112042A (en) | 1979-02-21 | 1979-02-21 | 1/3-divider circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55112042A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102291120B (zh) * | 2011-06-17 | 2013-12-04 | 宁波大学 | 一种三值绝热d触发器及四位三值绝热同步可逆计数器 |
-
1979
- 1979-02-21 JP JP1935479A patent/JPS55112042A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55112042A (en) | 1980-08-29 |
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