JPS6238893B2 - - Google Patents
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- JPS6238893B2 JPS6238893B2 JP54019350A JP1935079A JPS6238893B2 JP S6238893 B2 JPS6238893 B2 JP S6238893B2 JP 54019350 A JP54019350 A JP 54019350A JP 1935079 A JP1935079 A JP 1935079A JP S6238893 B2 JPS6238893 B2 JP S6238893B2
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- JP
- Japan
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- signal
- output
- counter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
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- Superheterodyne Receivers (AREA)
Description
本発明はデイジタルチユーナ用のPLL（フエイ
ズロツクドループ）回路等の周波数計数手段とし
て用いられる計数回路に関する。 近年、計数回路特に、プログラマブルカウンタ
ーは種々の分野に用いられているが、中でもデイ
ジタルチユーナ用PLL（フエイズロツクドルー
プ）回路に用いられているプログラマブルカウン
ターの改良は著しい。 デイジタルチユーナ用PLL回路のプログラマブ
ルカウンターとして要求される特性は低消費電力
で、かつ高速動作特性を有する事である。現状で
は、上記要求を満たすものとして相補型MOS集
積回路（CMOS LSI）が主に用いられている。
しかし、CMOS LSIの動作特性は、5V電源系で
８〜10MHz程度が最大であり、一方、日本に於
けるFMデイジタルチユーナでは76.0〜90.0MHz
の受信周波数と65.3〜7.9MHzの中間周波数とを
用いるために、FMデイジタルチユーナに用いる
PLL回路としては余裕を含めて最大90MHz程度
の動作特性が必要である。従つてCMOS構造の
PLL回路では分周回路の前にECL（エミツタカ
ツプルドロジツク）構造のプリスケラーが用いら
れ、受信周波数はこのプリスケラーにより1/20程
度に分周された後、CMOS構造のPLL回路の分周
回路に入力される。又、FM放送の場合の局間周
波数△ｆは、日本では100KHzに定められてい
る。従つてPLL回路の基本構成としては、以下の
式を満足するように設計されなければならない。 ｆl＝N′・ｆr ………(1) △ｆ＝Ｐ・ｆr ………(2) ここに、ｆl：局部発振周波数、N′：プログラ
ム分周値、Ｐ：プリスケラー分周値、ｆr：比較
周波数である。 PLL回路の特性として、比較周波数ｆrが高い
程、キヤリア対雑音比が良く成る。従つてプリス
ケラーの分周値Ｐが小さい程PLL回路の特性は良
く成る。しかしCMOS構造の動作特性の限界か
ら、通常プリスケラーの分周値ＰはＰ＝20が良く
用いられている。Ｐ＝20の場合は、比較周波数ｆ
rがｆr＝△ｆ／Ｐ＝100／20＝5KHzと低く、キヤ
リア対雑音比の特性は良くない。又、PLL回路の
ロツクアツプタイムは、比較周波数が高い程小さ
く出来る為、PLL回路の応答を良くする為にも、
比較周波数を高くする必要がある。この時プログ
ラマブルカウンタに要求される分周比は653〜793
と大きく、従つて構成が複雑になつていた。 本発明の目的は、プリセツト値Ｎに対し１／Ｎ
又は１／Ｎ＋0.5の分周比を行ない得る計数回路
を提供することにあり、これによつてプログマブ
ルカウンタとして用いた場合に分周比を大きくし
ないで基準周波数を大きくすることができる。 本発明による計数回路は、プリセツト信号に応
答して所定の値がプリセツトされ入力信号に同期
してプリセツト値からダウンカウントしてゆくプ
リセツタブルカウンタと、このカウンタのカウン
ト値が特定の値であることを検出して検出信号を
発生する検出手段と、前記検出信号を前記入力信
号の１周期分遅延させて出力する第１の遅延回路
と、この第１の遅延回路の出力を前記入力信号の
半周期分遅延させて出力する第２の遅延回路と、
制御信号が第１のレベルをとるときは前記第１の
遅延回路の出力を前記プリセツト信号として発生
し前記制御信号が第２のレベルをとるときは前記
第２の遅延回路の出力を前記プリセツト信号とし
て発生する手段と、この手段が前記第２の遅延回
路の出力を前記プリセツト信号として発生したと
きは該発生に応答して前記入力信号の位相を反転
しこの反転した信号を前記プリセツタブルカウン
タに供給する手段とを備えている。 従来の計数回路（プログラマブルカウンター）
によれば、その分周値N′は常に整数値であつた
たため△N′＝１の精度が最高であつたが、本発
明によるプログラマブルカウンターの分周値
N′としては遅延回路を設けることによつて△
N′＝0.5の精度まで高めることを可能とする。例
えば、隣接する放送局間の局部発振周波数の差、
即ち局間周波数△ｆは△ｆ＝100KHzであるか
ら、式(1)より、 △ｆl＝△ｆ＝△N′・ｆr ………(3) と表わす事が出来る。 従つて従来のプログラムカウンターでは、△
N′＝１であつたが、本発明によれば△N′＝0.5と
なり、比較周波数ｆrは従来に比べて２倍の大き
さを用いる事が出来、PLL回路のキヤリア対雑音
比を大幅に改善することが出来る。またプログラ
マブルカウンターの分周比は従来の△N′＝１の
場合と変わらないので構成も簡単である。 以下、図面を参照して本発明の一実施例につい
て説明する。 第１図はFMデイジタルチユーナ用PLL回路に
適用されたCMOS構造のプログラマブルカウンタ
ーの一実施例を示すブロツク図である。 第１図に於いて、１はプリセツタブルBCDダ
ウンカウンターであり、分周値N′の最大値は
N′nax＝399である。２は“２”検出回路であり、
ダウンカウンター１の出力が“２”に成つた時の
み“Ｈ”レベルを出力するものである。３は１ビ
ツトシフトレジスター（単安定マルチバイブレー
タでもよい）であり、４は半ビツトシフトレジス
ターである。５は１ビツトシフトレジスター３の
出力と、半ビツトシフトレジスター４の出力の切
換回路であり、切換信号J0が“Ｈ”レベルの時
は、半ビツトシフトレジスター４の出力信号が出
力され、J0が“Ｌ”レベルの時は１ビツトシフト
レジスター３の出力信号が出力される。６は位相
制御回路であり、切換信号J0が“Ｈ”レベルの時
のみ切換回路５の出力信号の立上りタイミング
で、入力信号CKIの位相が180゜変化して、CKO
から出力される。位相制御回路６の具体的な回路
を第２図に示す。第２図に於いて９はリセツト付
きトグルフリツプフロツプであり、入力信号CK
の立上りタイミングで出力Ｑ，が反転し、J0＝
“０”レベルの時、リセツトされる。このフリツ
プ・フロツプ９の出力Ｑ，は夫々NANDゲート
８，１０に入力され、CKIとインバータ７によ
り、CKIが反転され、即ち位相が180゜ずれた信
号とにより制御され、切換回路のNANDゲート１
１から出力され、出力端CKOからはCKIか、CKI
の位相が180゜ずれた信号が出力される。 次に動作説明を第３図および第４図と共に説明
する。なお、第３図は制御信号J0が“Ｌ”レベ
ル、第４図は“Ｈ”レベルのときをそれぞれ示し
ている。 ダウンカウンタ１にはこのプリセツトイネーブ
ル端子PEに供給される信号に応じて所定のプリ
セツト値Ｎがセツトされ、端子CK１に供給され
る信号に同期してプリセツト値Ｎからダウンカウ
ントが実行される。第３図、第４図に示すよう
に、カウンタ１のカウント値が“２”となると、
その状態は検出回路２で検出されその出力CO２
は“Ｈ”レベルとり１ビツトシフトレジスタ３に
供給される。入力信号ｆioの１周期分の遅延後に
シフトレジスタ３の出力ＱAは“Ｈ”レベルに反
転する。切換制御信号J0が“Ｌ”レベルとする
と、切換回路５はシフトレジスタ３のＱA出力を
選択し、この結果、切換回路５の出力O5は第３
図に示すように出力ＱAに同期して“Ｈ”レベル
となる。この出力O5はカウンタ１のプリセツト
イネーブル端子PEにプリセツト信号として与え
られる。かくして、カウンタ１はプリセツト値Ｎ
をとる。出力O5は入力信号ｆioが次の周期として
“Ｌ”から“Ｈ”レベルに反転することによつて
“Ｌ”レベルに変化し、またカウンタ１は信号ｆi
ｏの“Ｈ”レベルの反転に同期してダウンカウン
タし一方端子PEが“Ｈ”レベルにあればダウン
カウンタ動作を行なわずプリセツト値Ｎを保持す
る。したがつて、第３図に示すようにカウンタ１
の値は“２”から“Ｎ”に変化しその値は信号ｆ
ioの２周期分保持され、そしてダウンカウントが
実行される。かくして、信号“J0”が“Ｌ”レベ
ルのときは、１／Ｎの分周比が得られる。出力
O5は分周出力信号として取出され、前述のPLL
回路のプログラマブルからカウンタとして用いた
場合は、基準信号と位相比較される。 これに対し、切換制御信号J0が“Ｈ”レベルの
ときは、切換回路５は半ビツトシフトレジスタ４
の出力ＱBを選択する。レジスタ４はレジスタ３
の出力ＱAを信号ｆioの半周期分遅延させて出力
するので、第４図に示すように、検出回路２の出
力CO２が“Ｈ”レベルに反転したときから信号
ｆioの1.5周期分後に出力ＱBは“Ｈ”レベルとな
り、回路５の出力O5はこれに同期して“Ｈ”レ
ベルとなる。したがつて、カウンタ１のカウント
値は“２”から一担“１”に変化しそしてプリセ
ツト値“Ｎ”にプリセツトされる。さらに、信号
J0が“Ｈ”レベルであるため、出力O5の“Ｈ”
レベルに応答して位相反転回路６は信号ｆioの位
相を反転する。出力O5が“Ｈ”レベルとなると
きは信号ｆioは“Ｌ”レベルであるので第４図の
ようにカウンタ１の端子CK１には“Ｈ”レベル
となる。以後、信号J0が“Ｌ”レベルとなるま
で、入力信号ｆioの反転信号がカウンタ１の端子
CK１に供給される。かくして、第４図に示すよ
うに、カウンタ１のカウント値は“２”から入力
信号ｆioの半周期分“１”に変化し、その後入力
信号ｆioの反転信号の２周期分“Ｎ”と取り、そ
してダウンカウントが進む。すなわち、１／Ｎ＋
0.5の分周比が得られることになる。 以上の動作から明らかなように、本実施例のプ
ログラムカウンターによれば、１ビツトシフトレ
ジスタから出力される分周値Ｎと半ビツトシフト
レジスタから出力される分周値Ｎ＋0.5とを作り
出すことができる。この操作は切換信号J0の
“Ｈ”“Ｌ”レベルを切換えることによつて達成さ
れる。従つて、以下に表１として示す分周値
N′を得ることができる。
ズロツクドループ）回路等の周波数計数手段とし
て用いられる計数回路に関する。 近年、計数回路特に、プログラマブルカウンタ
ーは種々の分野に用いられているが、中でもデイ
ジタルチユーナ用PLL（フエイズロツクドルー
プ）回路に用いられているプログラマブルカウン
ターの改良は著しい。 デイジタルチユーナ用PLL回路のプログラマブ
ルカウンターとして要求される特性は低消費電力
で、かつ高速動作特性を有する事である。現状で
は、上記要求を満たすものとして相補型MOS集
積回路（CMOS LSI）が主に用いられている。
しかし、CMOS LSIの動作特性は、5V電源系で
８〜10MHz程度が最大であり、一方、日本に於
けるFMデイジタルチユーナでは76.0〜90.0MHz
の受信周波数と65.3〜7.9MHzの中間周波数とを
用いるために、FMデイジタルチユーナに用いる
PLL回路としては余裕を含めて最大90MHz程度
の動作特性が必要である。従つてCMOS構造の
PLL回路では分周回路の前にECL（エミツタカ
ツプルドロジツク）構造のプリスケラーが用いら
れ、受信周波数はこのプリスケラーにより1/20程
度に分周された後、CMOS構造のPLL回路の分周
回路に入力される。又、FM放送の場合の局間周
波数△ｆは、日本では100KHzに定められてい
る。従つてPLL回路の基本構成としては、以下の
式を満足するように設計されなければならない。 ｆl＝N′・ｆr ………(1) △ｆ＝Ｐ・ｆr ………(2) ここに、ｆl：局部発振周波数、N′：プログラ
ム分周値、Ｐ：プリスケラー分周値、ｆr：比較
周波数である。 PLL回路の特性として、比較周波数ｆrが高い
程、キヤリア対雑音比が良く成る。従つてプリス
ケラーの分周値Ｐが小さい程PLL回路の特性は良
く成る。しかしCMOS構造の動作特性の限界か
ら、通常プリスケラーの分周値ＰはＰ＝20が良く
用いられている。Ｐ＝20の場合は、比較周波数ｆ
rがｆr＝△ｆ／Ｐ＝100／20＝5KHzと低く、キヤ
リア対雑音比の特性は良くない。又、PLL回路の
ロツクアツプタイムは、比較周波数が高い程小さ
く出来る為、PLL回路の応答を良くする為にも、
比較周波数を高くする必要がある。この時プログ
ラマブルカウンタに要求される分周比は653〜793
と大きく、従つて構成が複雑になつていた。 本発明の目的は、プリセツト値Ｎに対し１／Ｎ
又は１／Ｎ＋0.5の分周比を行ない得る計数回路
を提供することにあり、これによつてプログマブ
ルカウンタとして用いた場合に分周比を大きくし
ないで基準周波数を大きくすることができる。 本発明による計数回路は、プリセツト信号に応
答して所定の値がプリセツトされ入力信号に同期
してプリセツト値からダウンカウントしてゆくプ
リセツタブルカウンタと、このカウンタのカウン
ト値が特定の値であることを検出して検出信号を
発生する検出手段と、前記検出信号を前記入力信
号の１周期分遅延させて出力する第１の遅延回路
と、この第１の遅延回路の出力を前記入力信号の
半周期分遅延させて出力する第２の遅延回路と、
制御信号が第１のレベルをとるときは前記第１の
遅延回路の出力を前記プリセツト信号として発生
し前記制御信号が第２のレベルをとるときは前記
第２の遅延回路の出力を前記プリセツト信号とし
て発生する手段と、この手段が前記第２の遅延回
路の出力を前記プリセツト信号として発生したと
きは該発生に応答して前記入力信号の位相を反転
しこの反転した信号を前記プリセツタブルカウン
タに供給する手段とを備えている。 従来の計数回路（プログラマブルカウンター）
によれば、その分周値N′は常に整数値であつた
たため△N′＝１の精度が最高であつたが、本発
明によるプログラマブルカウンターの分周値
N′としては遅延回路を設けることによつて△
N′＝0.5の精度まで高めることを可能とする。例
えば、隣接する放送局間の局部発振周波数の差、
即ち局間周波数△ｆは△ｆ＝100KHzであるか
ら、式(1)より、 △ｆl＝△ｆ＝△N′・ｆr ………(3) と表わす事が出来る。 従つて従来のプログラムカウンターでは、△
N′＝１であつたが、本発明によれば△N′＝0.5と
なり、比較周波数ｆrは従来に比べて２倍の大き
さを用いる事が出来、PLL回路のキヤリア対雑音
比を大幅に改善することが出来る。またプログラ
マブルカウンターの分周比は従来の△N′＝１の
場合と変わらないので構成も簡単である。 以下、図面を参照して本発明の一実施例につい
て説明する。 第１図はFMデイジタルチユーナ用PLL回路に
適用されたCMOS構造のプログラマブルカウンタ
ーの一実施例を示すブロツク図である。 第１図に於いて、１はプリセツタブルBCDダ
ウンカウンターであり、分周値N′の最大値は
N′nax＝399である。２は“２”検出回路であり、
ダウンカウンター１の出力が“２”に成つた時の
み“Ｈ”レベルを出力するものである。３は１ビ
ツトシフトレジスター（単安定マルチバイブレー
タでもよい）であり、４は半ビツトシフトレジス
ターである。５は１ビツトシフトレジスター３の
出力と、半ビツトシフトレジスター４の出力の切
換回路であり、切換信号J0が“Ｈ”レベルの時
は、半ビツトシフトレジスター４の出力信号が出
力され、J0が“Ｌ”レベルの時は１ビツトシフト
レジスター３の出力信号が出力される。６は位相
制御回路であり、切換信号J0が“Ｈ”レベルの時
のみ切換回路５の出力信号の立上りタイミング
で、入力信号CKIの位相が180゜変化して、CKO
から出力される。位相制御回路６の具体的な回路
を第２図に示す。第２図に於いて９はリセツト付
きトグルフリツプフロツプであり、入力信号CK
の立上りタイミングで出力Ｑ，が反転し、J0＝
“０”レベルの時、リセツトされる。このフリツ
プ・フロツプ９の出力Ｑ，は夫々NANDゲート
８，１０に入力され、CKIとインバータ７によ
り、CKIが反転され、即ち位相が180゜ずれた信
号とにより制御され、切換回路のNANDゲート１
１から出力され、出力端CKOからはCKIか、CKI
の位相が180゜ずれた信号が出力される。 次に動作説明を第３図および第４図と共に説明
する。なお、第３図は制御信号J0が“Ｌ”レベ
ル、第４図は“Ｈ”レベルのときをそれぞれ示し
ている。 ダウンカウンタ１にはこのプリセツトイネーブ
ル端子PEに供給される信号に応じて所定のプリ
セツト値Ｎがセツトされ、端子CK１に供給され
る信号に同期してプリセツト値Ｎからダウンカウ
ントが実行される。第３図、第４図に示すよう
に、カウンタ１のカウント値が“２”となると、
その状態は検出回路２で検出されその出力CO２
は“Ｈ”レベルとり１ビツトシフトレジスタ３に
供給される。入力信号ｆioの１周期分の遅延後に
シフトレジスタ３の出力ＱAは“Ｈ”レベルに反
転する。切換制御信号J0が“Ｌ”レベルとする
と、切換回路５はシフトレジスタ３のＱA出力を
選択し、この結果、切換回路５の出力O5は第３
図に示すように出力ＱAに同期して“Ｈ”レベル
となる。この出力O5はカウンタ１のプリセツト
イネーブル端子PEにプリセツト信号として与え
られる。かくして、カウンタ１はプリセツト値Ｎ
をとる。出力O5は入力信号ｆioが次の周期として
“Ｌ”から“Ｈ”レベルに反転することによつて
“Ｌ”レベルに変化し、またカウンタ１は信号ｆi
ｏの“Ｈ”レベルの反転に同期してダウンカウン
タし一方端子PEが“Ｈ”レベルにあればダウン
カウンタ動作を行なわずプリセツト値Ｎを保持す
る。したがつて、第３図に示すようにカウンタ１
の値は“２”から“Ｎ”に変化しその値は信号ｆ
ioの２周期分保持され、そしてダウンカウントが
実行される。かくして、信号“J0”が“Ｌ”レベ
ルのときは、１／Ｎの分周比が得られる。出力
O5は分周出力信号として取出され、前述のPLL
回路のプログラマブルからカウンタとして用いた
場合は、基準信号と位相比較される。 これに対し、切換制御信号J0が“Ｈ”レベルの
ときは、切換回路５は半ビツトシフトレジスタ４
の出力ＱBを選択する。レジスタ４はレジスタ３
の出力ＱAを信号ｆioの半周期分遅延させて出力
するので、第４図に示すように、検出回路２の出
力CO２が“Ｈ”レベルに反転したときから信号
ｆioの1.5周期分後に出力ＱBは“Ｈ”レベルとな
り、回路５の出力O5はこれに同期して“Ｈ”レ
ベルとなる。したがつて、カウンタ１のカウント
値は“２”から一担“１”に変化しそしてプリセ
ツト値“Ｎ”にプリセツトされる。さらに、信号
J0が“Ｈ”レベルであるため、出力O5の“Ｈ”
レベルに応答して位相反転回路６は信号ｆioの位
相を反転する。出力O5が“Ｈ”レベルとなると
きは信号ｆioは“Ｌ”レベルであるので第４図の
ようにカウンタ１の端子CK１には“Ｈ”レベル
となる。以後、信号J0が“Ｌ”レベルとなるま
で、入力信号ｆioの反転信号がカウンタ１の端子
CK１に供給される。かくして、第４図に示すよ
うに、カウンタ１のカウント値は“２”から入力
信号ｆioの半周期分“１”に変化し、その後入力
信号ｆioの反転信号の２周期分“Ｎ”と取り、そ
してダウンカウントが進む。すなわち、１／Ｎ＋
0.5の分周比が得られることになる。 以上の動作から明らかなように、本実施例のプ
ログラムカウンターによれば、１ビツトシフトレ
ジスタから出力される分周値Ｎと半ビツトシフト
レジスタから出力される分周値Ｎ＋0.5とを作り
出すことができる。この操作は切換信号J0の
“Ｈ”“Ｌ”レベルを切換えることによつて達成さ
れる。従つて、以下に表１として示す分周値
N′を得ることができる。
【表】
上表はFM受信周波数（76.0〔MHz〕〜90.0
〔MHz〕）を対象として、プログラムカウンター
の分周値N′を示したものであるが、切換信号J0が
“Ｈ”レベルの時は偶数値の受信周波数76.0、
76.2、76.4、……90.0の分周値を出力し、“Ｌ”レ
ベルの時は奇数値の受信周波数76.1、76.3、…
…、89.9の分周値を出力する。従つてダウンカウ
ンター１に設定されるプリセツト値Ｎは326〜396
の間の整数値となり、その時の比較周波数の10
〔KHz〕となり極めて簡単な回路構成で従来の比
較周波数５〔KHz〕に比べて２倍の値に高くす
ることができ、PLL回路におけるキヤリア対雑音
比の特性も大幅に改善できる。 尚、本実施例では、プリスケラーの分周値を1/
２０に設定した場合について述べたが、本発明はプ
リスケラーの分周値が任意に変更されても適用で
きることは明らかである。又、単安定マルチバイ
ブレータを用いて遅延動作を実行させる上で１＋
0.5ビツトの遅延について述べたが、１−0.5ビツ
トの遅延を実行させてもよいし、その他シフトレ
ジスタ回路を数段接続して所定の遅延動作を行な
つてもよい。更に、カウンタもダウンカウンタに
限定されることなく所定の値を計数し結果を出力
することができるカウンタであればよい。
〔MHz〕）を対象として、プログラムカウンター
の分周値N′を示したものであるが、切換信号J0が
“Ｈ”レベルの時は偶数値の受信周波数76.0、
76.2、76.4、……90.0の分周値を出力し、“Ｌ”レ
ベルの時は奇数値の受信周波数76.1、76.3、…
…、89.9の分周値を出力する。従つてダウンカウ
ンター１に設定されるプリセツト値Ｎは326〜396
の間の整数値となり、その時の比較周波数の10
〔KHz〕となり極めて簡単な回路構成で従来の比
較周波数５〔KHz〕に比べて２倍の値に高くす
ることができ、PLL回路におけるキヤリア対雑音
比の特性も大幅に改善できる。 尚、本実施例では、プリスケラーの分周値を1/
２０に設定した場合について述べたが、本発明はプ
リスケラーの分周値が任意に変更されても適用で
きることは明らかである。又、単安定マルチバイ
ブレータを用いて遅延動作を実行させる上で１＋
0.5ビツトの遅延について述べたが、１−0.5ビツ
トの遅延を実行させてもよいし、その他シフトレ
ジスタ回路を数段接続して所定の遅延動作を行な
つてもよい。更に、カウンタもダウンカウンタに
限定されることなく所定の値を計数し結果を出力
することができるカウンタであればよい。
第１図は本発明の一実施例を示すプログラマブ
ルカウンターのブロツク図を示し、第２図は位相
制御回路の構成図を示し、第３図及び第４図は
夫々タイムチヤートを示す。 １……プリセツタブルBCDダウンカウンタ
ー、２……“２”検出回路、３……１ビツトシフ
トレジスター、４……半ビツトシフトレジスタ、
５……切換回路、６……位相制御回路、７……イ
ンバータ、８，１０，１１……NANDゲート、９
……トグルフリツプフロツプ。
ルカウンターのブロツク図を示し、第２図は位相
制御回路の構成図を示し、第３図及び第４図は
夫々タイムチヤートを示す。 １……プリセツタブルBCDダウンカウンタ
ー、２……“２”検出回路、３……１ビツトシフ
トレジスター、４……半ビツトシフトレジスタ、
５……切換回路、６……位相制御回路、７……イ
ンバータ、８，１０，１１……NANDゲート、９
……トグルフリツプフロツプ。
Claims (1)
- １ プリセツト信号に応答して所定の値がプリセ
ツトされ入力信号に同期してプリセツト値からダ
ウンカウントしてゆくプリセツブルカウンタと、
このカウンタのカウンタ値が特定の値であること
を検出して検出信号を発生する検出手段と、前記
検出信号を前記入力信号の１周期分遅延させて出
力する第１の遅延回路と、この第１の遅延回路の
出力を前記入力信号の半周期分遅延させて出力す
る第２の遅延回路と、制御信号が第１のレベルを
とるときは前記第１の遅延回路の出力を前記プリ
セツト信号として発生し前記制御信号が第２のレ
ベルをとるときは前記第２の遅延回路の出力を前
記プリセツト信号として発生する手段と、この手
段が前記第２の遅延回路の出力を前記プリセツト
信号として発生したときは該発生に応答して前記
入力信号の位相を反転しこの反転した信号を前記
プリセツタブルカウンタに供給する手段とを備え
る計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1935079A JPS55112041A (en) | 1979-02-21 | 1979-02-21 | Counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1935079A JPS55112041A (en) | 1979-02-21 | 1979-02-21 | Counter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55112041A JPS55112041A (en) | 1980-08-29 |
| JPS6238893B2 true JPS6238893B2 (ja) | 1987-08-20 |
Family
ID=11996932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1935079A Granted JPS55112041A (en) | 1979-02-21 | 1979-02-21 | Counter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55112041A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5359350A (en) * | 1976-11-09 | 1978-05-29 | Nec Corp | Variable frequency dividing circuit |
-
1979
- 1979-02-21 JP JP1935079A patent/JPS55112041A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55112041A (en) | 1980-08-29 |
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