JPS6239447B2 - - Google Patents
Info
- Publication number
- JPS6239447B2 JPS6239447B2 JP53127968A JP12796878A JPS6239447B2 JP S6239447 B2 JPS6239447 B2 JP S6239447B2 JP 53127968 A JP53127968 A JP 53127968A JP 12796878 A JP12796878 A JP 12796878A JP S6239447 B2 JPS6239447 B2 JP S6239447B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- mosfet
- load
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、CMOS定電圧回路に係るものであ
る。従来、小型の携帯情報機器のエネルギー源と
て銀―亜鉛電池が広く用いれているが、小型であ
るため電池容量に制限があり、短時間で電池寿命
に致り、電池交換の必要がある。
る。従来、小型の携帯情報機器のエネルギー源と
て銀―亜鉛電池が広く用いれているが、小型であ
るため電池容量に制限があり、短時間で電池寿命
に致り、電池交換の必要がある。
そこで電池交換の煩わしさを省くため、電池の
長寿命化が検討されているが、その一方法として
銀―亜鉛電池を２次電池化し、太陽電池などの充
電手段と組み合わせ、２次電池へ充電することに
より、電池寿命を延ばすことが可能である。
長寿命化が検討されているが、その一方法として
銀―亜鉛電池を２次電池化し、太陽電池などの充
電手段と組み合わせ、２次電池へ充電することに
より、電池寿命を延ばすことが可能である。
しかしながら、２次電池の端子電圧は、一般に
充放電により変動し、この電圧変動が、電子回路
に悪影響を及ぼすことがある。一例として電子腕
時計をとり上げると、電圧変動により、時間基準
信号の周波数変動およびステツプモータのトルク
変動などの好ましくない現象を引き起こす。
充放電により変動し、この電圧変動が、電子回路
に悪影響を及ぼすことがある。一例として電子腕
時計をとり上げると、電圧変動により、時間基準
信号の周波数変動およびステツプモータのトルク
変動などの好ましくない現象を引き起こす。
本発明は、上記の欠点を除去するようにしたも
ので、導電キヤリアの同タイプのエンハンスメン
トタイプMOSFETとデプリージヨンタイプ
MOSFETのスレツシユホルド電圧（以下ＶTHと
略す）の差を利用して、バラツキ及び温度変化率
の小さい定電圧回路を作り、前記の定電圧回路で
負荷への供給電圧を安定化したものである。
ので、導電キヤリアの同タイプのエンハンスメン
トタイプMOSFETとデプリージヨンタイプ
MOSFETのスレツシユホルド電圧（以下ＶTHと
略す）の差を利用して、バラツキ及び温度変化率
の小さい定電圧回路を作り、前記の定電圧回路で
負荷への供給電圧を安定化したものである。
以下図面により本発明を説明する。第１図は、
本発明の定電圧回路を示す。１はＰチヤネルエン
ハンスメントMOSFET（以下PEMOSと略す）
で、ソースは電源のプラス側（以下ＶDDと略す）
に接続され、ゲートは図中Ａ点に接続され、ドレ
インは３のＮチヤネルエンハンスメント
MOSFET（以下NMOSと略す）のドレインとゲ
ートに接続される。NMOS３のゲートはNMOS４
のゲートに接続し、ソースは電源のマイナス側
（以下ＶSSと略す）に接続する。
本発明の定電圧回路を示す。１はＰチヤネルエン
ハンスメントMOSFET（以下PEMOSと略す）
で、ソースは電源のプラス側（以下ＶDDと略す）
に接続され、ゲートは図中Ａ点に接続され、ドレ
インは３のＮチヤネルエンハンスメント
MOSFET（以下NMOSと略す）のドレインとゲ
ートに接続される。NMOS３のゲートはNMOS４
のゲートに接続し、ソースは電源のマイナス側
（以下ＶSSと略す）に接続する。
２はＰチヤネルデプリージヨンMOSFET（以
下PDMOSと略す）で、ソースとゲートは共にＶ
DDに接続され、ドレインはNMOS４のドレインに
接続され。NMOS４のソースはＶSSに接続され
る。
下PDMOSと略す）で、ソースとゲートは共にＶ
DDに接続され、ドレインはNMOS４のドレインに
接続され。NMOS４のソースはＶSSに接続され
る。
５はNMOSで、ソースはＶSSに接続され、ゲー
トはNMOS４のドレインに接続され、ドレインは
負荷回路６を介してＶDDに接続される。
トはNMOS４のドレインに接続され、ドレインは
負荷回路６を介してＶDDに接続される。
７はコンデンサで一方の電極をＶDDに接続し、
他方の電極は、Ａ点を介してコンデンサ８の一方
の電極に接続される。コンデンサ８の他方の電極
はNMOS５のドレインに接続される。
他方の電極は、Ａ点を介してコンデンサ８の一方
の電極に接続される。コンデンサ８の他方の電極
はNMOS５のドレインに接続される。
上記回路構成において、PEMOS１とPDMOS
２とNMOS３とNMOS４で電圧比較回路を形成す
る。電圧比較回路のうち、PEMOS１とPDMOS
２は入力ゲートとして働き、出力信号はNMOS４
のドレインより出て、NMOS５のゲートを制御す
る。NMOS５のゲートは電圧比較回路の出力信号
で制御され、負荷６に定電圧を供給する役割の電
圧降下用MOSFETである。また、コンデンサ７
とコンデンサ８は、定電圧を分圧する回路を構成
している。
２とNMOS３とNMOS４で電圧比較回路を形成す
る。電圧比較回路のうち、PEMOS１とPDMOS
２は入力ゲートとして働き、出力信号はNMOS４
のドレインより出て、NMOS５のゲートを制御す
る。NMOS５のゲートは電圧比較回路の出力信号
で制御され、負荷６に定電圧を供給する役割の電
圧降下用MOSFETである。また、コンデンサ７
とコンデンサ８は、定電圧を分圧する回路を構成
している。
以下に回路動作を説明する。以下の説明では、
回路アースをＶDDに取り、電圧はすべてＶDD基準
の値とする。負荷６の端子電圧をＶSLとすると、
負荷６と並列に接続されたコンデンサ７とコンデ
ンサ８の直列接続点Ａの電圧ＶAは次式で表わさ
れる。
回路アースをＶDDに取り、電圧はすべてＶDD基準
の値とする。負荷６の端子電圧をＶSLとすると、
負荷６と並列に接続されたコンデンサ７とコンデ
ンサ８の直列接続点Ａの電圧ＶAは次式で表わさ
れる。
ＶA＝Ｃ８／Ｃ７＋Ｃ８ＶSL ……(1)
ただしC7；コンデンサ７の静電容量
C8；コンデンサ８の静電容量
(1)式で表わされるＶAは電圧比較回路の
PEMOS１に入力される。電圧比較回路の他方の
入力ゲートPDMOS２の入力電圧ＶBは、回路構
成より明らかであるが、以下の(2)式となる。
PEMOS１に入力される。電圧比較回路の他方の
入力ゲートPDMOS２の入力電圧ＶBは、回路構
成より明らかであるが、以下の(2)式となる。
ＶB＝Ｏ ……(2)
上記の(1)式と(2)式で表わされる電圧が、電圧比
較回路で比較されるわけであるが、本発明の回路
構成では、２つの入力ゲートMOSFETのスレツ
シユホルド電圧（以下ＶTHと略す）が異なつてい
るため、実効的な入力電圧は以下の様に修正され
る。
較回路で比較されるわけであるが、本発明の回路
構成では、２つの入力ゲートMOSFETのスレツ
シユホルド電圧（以下ＶTHと略す）が異なつてい
るため、実効的な入力電圧は以下の様に修正され
る。
V′A＝ＶA−ＶTPE ……(1)′
V′B＝ＶB−ＶTPD ……(2)′
ただし、V′A；PEMOS１の実効入力電圧
V′B；PDMOS２の実効入力電圧
ＶTPE；PEMOS１のＶTH
ＶTPD；PDMOS２のＶTH
上記(1)′式と(2)′式は、PEMOS１とPDMOS２
の導電係数Ｋが等しい場合に、MOSFETのオン
抵抗値を決める実効ゲート電圧である。
の導電係数Ｋが等しい場合に、MOSFETのオン
抵抗値を決める実効ゲート電圧である。
電圧比較回路の２入力電圧が等しい時、負荷６
の端子電圧がＶSLとなるように設計すると、(1)式
(1)′式および(2)′式より ＳSL＝（１＋〓）（ＶTPE−ＶTPD） ……(3) となる。
の端子電圧がＶSLとなるように設計すると、(1)式
(1)′式および(2)′式より ＳSL＝（１＋〓）（ＶTPE−ＶTPD） ……(3) となる。
ＶSLはコンデンサ７とコンデン８の容量比、あ
るいはＶTPEとＶTPDを制御する事で任意の値を選
べる。
るいはＶTPEとＶTPDを制御する事で任意の値を選
べる。
次に負荷６の端子電圧ＶSLが定電圧となる事を
第２図を用いて説明する。第２図は負荷変動が起
きた場合の例である。縦軸は、NMOS５のソー
ス、ドレイン電流ＩDSを表わし、横軸はNMOS５
ののソース・ドレイン電圧ＶDSを表わしている。
負荷６のインピーダンスを抵抗として話を進め
る。安定状態での負荷インピーダンスを表わした
ものが１１の直線で、この時NMOS５のゲート電
圧をＶG1とすると、NMOS５のＩDS―ＶDS特性は
１３として表わされる。動作点はＣ点となり、負
荷６の端子電圧はＶSLである。
第２図を用いて説明する。第２図は負荷変動が起
きた場合の例である。縦軸は、NMOS５のソー
ス、ドレイン電流ＩDSを表わし、横軸はNMOS５
ののソース・ドレイン電圧ＶDSを表わしている。
負荷６のインピーダンスを抵抗として話を進め
る。安定状態での負荷インピーダンスを表わした
ものが１１の直線で、この時NMOS５のゲート電
圧をＶG1とすると、NMOS５のＩDS―ＶDS特性は
１３として表わされる。動作点はＣ点となり、負
荷６の端子電圧はＶSLである。
前記の安定状態から、１２で示すごとく負荷が
重くなつた場合は、瞬間的に動作点がＤ点に移
り、負荷６の端子電圧が、ＶSLからＶDに増加す
る。負荷６の端子電圧の増加により(1)式で表わさ
れるＶAも増加し、２入力電圧の関係はＶA＞ＶB
となり、電圧比較回路の出力電圧は、増加する。
前記の出力電圧の増加により、NMOS５のゲート
電圧ＶGは低下する。これは以下の式より明らか
である。
重くなつた場合は、瞬間的に動作点がＤ点に移
り、負荷６の端子電圧が、ＶSLからＶDに増加す
る。負荷６の端子電圧の増加により(1)式で表わさ
れるＶAも増加し、２入力電圧の関係はＶA＞ＶB
となり、電圧比較回路の出力電圧は、増加する。
前記の出力電圧の増加により、NMOS５のゲート
電圧ＶGは低下する。これは以下の式より明らか
である。
ＶG＝ＶO―ＶSS
｜ＶO｜＜｜ＶSS｜
ただしＶOは電圧比較回路の出力電圧・NMOS
５のゲート電圧は、負荷６の端子電圧がＶSLにな
るまで低下する。この状態を第２図に示したもの
が、NMOV５のＩDS―ＶDS特性１４であり、ゲ
ート電圧がＶO2まで低下すると、動作点はＥ点と
なり、負荷６の端子電圧はＶSLとなり、安定す
る。
５のゲート電圧は、負荷６の端子電圧がＶSLにな
るまで低下する。この状態を第２図に示したもの
が、NMOV５のＩDS―ＶDS特性１４であり、ゲ
ート電圧がＶO2まで低下すると、動作点はＥ点と
なり、負荷６の端子電圧はＶSLとなり、安定す
る。
負荷が軽くなつた場合も、同様にしてNMOS５
のゲート電圧が増加し、負荷６の端子電圧はＶSL
に安定する。上記のごとく負荷６の端子電圧は、
負荷変動が起きた場合、定電圧化される。電源電
圧が変動した場合にも、全く同様にして、負荷６
の端子電圧が定電圧化される。
のゲート電圧が増加し、負荷６の端子電圧はＶSL
に安定する。上記のごとく負荷６の端子電圧は、
負荷変動が起きた場合、定電圧化される。電源電
圧が変動した場合にも、全く同様にして、負荷６
の端子電圧が定電圧化される。
また本発明の回路構成によれば、定電圧ＶSLの
設計にPMOSの異るＶTHの差（ＶTPE―ＶTPD）と
コンデンサの静電容量比を用いているため、回路
のIC化を行つた場合、プロセスのバラツキの影
響を少なくでき、良好なる定電圧精度を保証でき
る。この理由を以下に述べる。
設計にPMOSの異るＶTHの差（ＶTPE―ＶTPD）と
コンデンサの静電容量比を用いているため、回路
のIC化を行つた場合、プロセスのバラツキの影
響を少なくでき、良好なる定電圧精度を保証でき
る。この理由を以下に述べる。
一般にMOSFETのＶTHのバラツキは、±0.1V程
度で、充分に制御されているとは言いにくい。こ
のＶTHバラツキの要因は、IC表面電荷や基板不
純物濃度のバラツキと考えられている。このよう
に一つのＶTHについて見ればバラツキは大きい
が、同一ICチツプ上に、イオン打込みなどの手
段でＶTHの異る値を持つ、２つのPMOSFETに
ついて見れば、各々のＶTHのバラツキは同じ傾向
と考えられる。したがつて２つのPMOSFETの
ＶTHの差をとれば、表面電荷や基板不純物濃度の
バラツキは相殺され、そのバラツキは非常に小さ
くなる。
度で、充分に制御されているとは言いにくい。こ
のＶTHバラツキの要因は、IC表面電荷や基板不
純物濃度のバラツキと考えられている。このよう
に一つのＶTHについて見ればバラツキは大きい
が、同一ICチツプ上に、イオン打込みなどの手
段でＶTHの異る値を持つ、２つのPMOSFETに
ついて見れば、各々のＶTHのバラツキは同じ傾向
と考えられる。したがつて２つのPMOSFETの
ＶTHの差をとれば、表面電荷や基板不純物濃度の
バラツキは相殺され、そのバラツキは非常に小さ
くなる。
またコンデンサをIC内に作つた場合、静電容
量のバラツキは有るが、複数個のコンデンサの静
電容量比は、コンデンサの面積比で決まり、IC
上の幾可学寸法の比は、高精度で作れるため、バ
ラツキが小さい。
量のバラツキは有るが、複数個のコンデンサの静
電容量比は、コンデンサの面積比で決まり、IC
上の幾可学寸法の比は、高精度で作れるため、バ
ラツキが小さい。
上記理由で、(3)式で表わされる定電圧は高精度
に作れる。
に作れる。
また本発明の回路構成によれば、定電圧分圧回
路をコンデンサ７とコンデンサ８の２つのコンデ
ンサの直列接続で構成しているため、定電圧分圧
回路での消費電流はほとんど無い。
路をコンデンサ７とコンデンサ８の２つのコンデ
ンサの直列接続で構成しているため、定電圧分圧
回路での消費電流はほとんど無い。
以上の説明は、電圧比較回路の入力ゲートに、
PEMOSとPDMOSを用いた場合について行つた
が、ＮチヤンネルエンハンスメントMOSFETと
ＮチヤネルデブリージヨンMOSFETで回路を構
成できることは言うまでもない。
PEMOSとPDMOSを用いた場合について行つた
が、ＮチヤンネルエンハンスメントMOSFETと
ＮチヤネルデブリージヨンMOSFETで回路を構
成できることは言うまでもない。
上記のように本発明では、Ｐチヤネルエンハン
スメントMOSFETとＰチヤネルデブリージヨン
MOSFETとい、同極性でＶTHの異なるMOSFET
を入力ゲートとした電圧比較回路と、電圧降下用
MOSFETと、定電圧分圧用コンデンサを用い
て、定電圧回路を構成しており、定電圧が、静電
容量の比と、ＶTH差の積で表わされ、したがつて
定電圧レベルを任意に選ぶことができ、高精度
で、負荷変動および電圧変動に強く、低消費電力
の定電圧回路を作ることができるため、充電シス
テムで長寿命化をねらう機器に使用すれば、２次
電池の電圧変動を受けずに、信頼性の高い電子回
路を提供できる。
スメントMOSFETとＰチヤネルデブリージヨン
MOSFETとい、同極性でＶTHの異なるMOSFET
を入力ゲートとした電圧比較回路と、電圧降下用
MOSFETと、定電圧分圧用コンデンサを用い
て、定電圧回路を構成しており、定電圧が、静電
容量の比と、ＶTH差の積で表わされ、したがつて
定電圧レベルを任意に選ぶことができ、高精度
で、負荷変動および電圧変動に強く、低消費電力
の定電圧回路を作ることができるため、充電シス
テムで長寿命化をねらう機器に使用すれば、２次
電池の電圧変動を受けずに、信頼性の高い電子回
路を提供できる。
第１図は、本発明の定電圧回路の実施例を示す
図、第２図は、MOSFET５と負荷６の電圧―電
流特性を示す図である。 １……Ｐチヤネルエンハンスメントタイプ
MOSFET、２……Ｐチヤネルデブリージヨンタ
イプMOSFET、３，４……Ｎチヤネルエンスメ
ントタイプMOSFET、５……電圧降下用
MOSFET、６……負荷、７，８……定電圧分圧
用コンデンサ。
図、第２図は、MOSFET５と負荷６の電圧―電
流特性を示す図である。 １……Ｐチヤネルエンハンスメントタイプ
MOSFET、２……Ｐチヤネルデブリージヨンタ
イプMOSFET、３，４……Ｎチヤネルエンスメ
ントタイプMOSFET、５……電圧降下用
MOSFET、６……負荷、７，８……定電圧分圧
用コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 電源の一方の端子と回路の出力端子との間に
直列接続される複数のコンデンサと、前記複数の
コンデンサの接続点より出力される分圧電圧を入
力する電圧比較回路と、電源の他方の端子と前記
出力端子との間に接続され前記電圧比較回路の出
力を受けて接続端子間の電圧を変化させる電圧降
下用MOSFETとで構成される定電圧回路におい
て、 前記電圧比較回路は、前記分圧電圧を入力する
入力トランジスタがエンハンスメント型の第一の
MOSFETで構成され、他方の入力トランジスタ
が前記第一のMOSFETと同極性でかつデプリー
ジヨン型の特性を有しゲート電極とソース電極を
接続した第二のMOSFETで構成され、 前記複数のコンデンサは、前記電圧比較回路と
同一のICに内蔵されていることを特徴とする定
電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12796878A JPS5553709A (en) | 1978-10-18 | 1978-10-18 | Constant voltage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12796878A JPS5553709A (en) | 1978-10-18 | 1978-10-18 | Constant voltage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5553709A JPS5553709A (en) | 1980-04-19 |
| JPS6239447B2 true JPS6239447B2 (ja) | 1987-08-24 |
Family
ID=14973131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12796878A Granted JPS5553709A (en) | 1978-10-18 | 1978-10-18 | Constant voltage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5553709A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60215223A (ja) * | 1984-04-10 | 1985-10-28 | Mitsubishi Electric Corp | 直流電圧発生回路 |
| KR910007740B1 (ko) * | 1989-05-02 | 1991-09-30 | 삼성전자 주식회사 | 비트라인 안정화를 위한 전원전압 추적회로 |
| JP3494488B2 (ja) * | 1994-11-25 | 2004-02-09 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3975648A (en) * | 1975-06-16 | 1976-08-17 | Hewlett-Packard Company | Flat-band voltage reference |
| JPS52123101A (en) * | 1976-04-08 | 1977-10-17 | Fujitsu Ltd | Power source circuit for mosic |
-
1978
- 1978-10-18 JP JP12796878A patent/JPS5553709A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5553709A (en) | 1980-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3505467B2 (ja) | 半導体集積回路 | |
| US4585955A (en) | Internally regulated power voltage circuit for MIS semiconductor integrated circuit | |
| JP3592674B2 (ja) | 充放電制御回路と充電式電源装置 | |
| JP3872476B2 (ja) | 充放電制御回路と充電式電源装置 | |
| EP0321226A1 (en) | Intermediate potential generation circuit for generating a potential intermediate between a power source potential and ground potential | |
| US4547749A (en) | Voltage and temperature compensated FET ring oscillator | |
| JPS6153860B2 (ja) | ||
| JPS6239447B2 (ja) | ||
| CN110896212A (zh) | 二次电池保护电路 | |
| JPH11163647A (ja) | スイッチトキャパシタ回路 | |
| US6144248A (en) | Reference voltage generating circuit having a temperature characteristic correction circuit providing low temperature sensitivity to a reference voltage | |
| CN210431350U (zh) | 一种新型温度补偿振荡器 | |
| JPH02147828A (ja) | 温度検出回路 | |
| US6229405B1 (en) | Low-voltage oscillation amplifying circuit | |
| JP3434759B2 (ja) | 充放電制御回路と充電式電源装置 | |
| US11688896B2 (en) | Cell count determination device, charger, battery pack, and charging system | |
| CN117767923A (zh) | 延时电路与半导体器件 | |
| JP3641345B2 (ja) | 基板バイアス効果を利用した遅延回路 | |
| JP2995396B2 (ja) | Ｃｒ発振回路 | |
| JPH0226816B2 (ja) | ||
| CN119852931B (zh) | 切换电路、保护芯片及保护电路 | |
| JP2002368124A (ja) | 半導体装置 | |
| JPH0531381B2 (ja) | ||
| JPH0575205B2 (ja) | ||
| KR100352399B1 (ko) | 충/방전 제어 회로 및 충전가능한 전원장치 |