JPS6239708B2 - - Google Patents
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- Publication number
- JPS6239708B2 JPS6239708B2 JP55051471A JP5147180A JPS6239708B2 JP S6239708 B2 JPS6239708 B2 JP S6239708B2 JP 55051471 A JP55051471 A JP 55051471A JP 5147180 A JP5147180 A JP 5147180A JP S6239708 B2 JPS6239708 B2 JP S6239708B2
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- JP
- Japan
- Prior art keywords
- circuit board
- circuit
- check
- voltage
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はプリント基板等の回路基板の検査装置
に関するものである。
に関するものである。
プリント基板等の回路基板の検査方法には、回
路動作させることによつて動作確認をなす動作チ
エツク方式や各測定箇所の電圧を測定するDCチ
エツク方点等がある。前者はローコストにて検査
可能である反面異なる回路素子を基板に挿入接続
した場合に回路定数が異常であつても回路動作異
常として認識しえないケースがあつて信頼性に乏
しい欠点がある。後者のDCチエツク方式では各
チエツクポイントの電圧値の標準値を定めてこれ
を記憶装置に記憶せしめておき、この記憶データ
と測定データとの比較を行う必要があり、装置の
価格が高くなる欠点がある。更には測定データを
デイジタル値に変換する関係上、低速動作をよぎ
なくされるＡ／Ｄ変換器が必要となつて測定時間
の増大を招来している。また、測定点の増大は避
けられずよつて接触子の接触不良による信頼度低
下をも招来することになる。
路動作させることによつて動作確認をなす動作チ
エツク方式や各測定箇所の電圧を測定するDCチ
エツク方点等がある。前者はローコストにて検査
可能である反面異なる回路素子を基板に挿入接続
した場合に回路定数が異常であつても回路動作異
常として認識しえないケースがあつて信頼性に乏
しい欠点がある。後者のDCチエツク方式では各
チエツクポイントの電圧値の標準値を定めてこれ
を記憶装置に記憶せしめておき、この記憶データ
と測定データとの比較を行う必要があり、装置の
価格が高くなる欠点がある。更には測定データを
デイジタル値に変換する関係上、低速動作をよぎ
なくされるＡ／Ｄ変換器が必要となつて測定時間
の増大を招来している。また、測定点の増大は避
けられずよつて接触子の接触不良による信頼度低
下をも招来することになる。
本発明の目的は極めて簡単な構成で信頼性の良
好な回路基板の検査装置を提供することである。
好な回路基板の検査装置を提供することである。
本発明の検査装置は、被検査回路基板とこの基
板に対して標準となるべき回路網を有する基準回
路基板を準備し、これら両回路基板の各回路網上
の任意のそれぞれ対応する第１及び第２チエツク
箇所を選択し、被検査回路基板の第１チエツク箇
所と基準回路基板の第２チエツク箇所とを接続
し、被検査回路基板の第２チエツク箇所と基準回
路基板の第１チエツク箇所との間に一定電圧Ｖを
印加し、上記チエツク箇所の接続点の電圧状態に
より被検査回路基板の第１及び第２チエツク箇所
間の回路の良否を判別しつつこれら第１及び第２
チエツク箇所の選択を順次切換えることによつて
回路基板の良否を検査するようにした装置であつ
て、接続点の電圧状態を検出する検出手段は当該
接続点の電圧がV/2（１±δ）（δは一定）の範
囲内にあることを検出して良信号を出力する回路
を有することを特徴としている。
板に対して標準となるべき回路網を有する基準回
路基板を準備し、これら両回路基板の各回路網上
の任意のそれぞれ対応する第１及び第２チエツク
箇所を選択し、被検査回路基板の第１チエツク箇
所と基準回路基板の第２チエツク箇所とを接続
し、被検査回路基板の第２チエツク箇所と基準回
路基板の第１チエツク箇所との間に一定電圧Ｖを
印加し、上記チエツク箇所の接続点の電圧状態に
より被検査回路基板の第１及び第２チエツク箇所
間の回路の良否を判別しつつこれら第１及び第２
チエツク箇所の選択を順次切換えることによつて
回路基板の良否を検査するようにした装置であつ
て、接続点の電圧状態を検出する検出手段は当該
接続点の電圧がV/2（１±δ）（δは一定）の範
囲内にあることを検出して良信号を出力する回路
を有することを特徴としている。
この誤差範囲を示す±δなる値を所望に可変設
定すべく、可変抵抗器や複数の異なる値の抵抗を
用いることを特徴としている。
定すべく、可変抵抗器や複数の異なる値の抵抗を
用いることを特徴としている。
以下に本発明を図面を用いて説明する。
第１図は被検査回路基板の回路網の模式図であ
り、Z0〜Z11は基本となる回路又は素子を示し、
TP1〜TP5はチエツク箇所を示すチエツク端子で
ある。第２図はこの被検査回路基板に対して標準
となるべき回路網を有する基準回路基板すなわち
正常回路網を有する良品サンプル回路基板の回路
網の模式図であり、第１図と同様Z0′〜Z11′は基本
となる回路又は回路素子を示し、TP0′〜TP5′は
チエツク箇所を示すチエツク端子である。両図に
おいて各チエツク端子TP0〜TP11とTP0′〜
TP11′とはそれぞれ回路網上の対応する等しい箇
所に設けられているものとする。
り、Z0〜Z11は基本となる回路又は素子を示し、
TP1〜TP5はチエツク箇所を示すチエツク端子で
ある。第２図はこの被検査回路基板に対して標準
となるべき回路網を有する基準回路基板すなわち
正常回路網を有する良品サンプル回路基板の回路
網の模式図であり、第１図と同様Z0′〜Z11′は基本
となる回路又は回路素子を示し、TP0′〜TP5′は
チエツク箇所を示すチエツク端子である。両図に
おいて各チエツク端子TP0〜TP11とTP0′〜
TP11′とはそれぞれ回路網上の対応する等しい箇
所に設けられているものとする。
このような二つの回路基板を準備した後、例え
ば第３図に示す如き接続状態の動作を考える。す
なわち第１図に示す被検査回路基板の第１及び第
２のチエツク端子TP0とTP1との間の回路の良否
を判別する場合において、チエツク端子TP0に例
えば正の一定電圧＋Ｖを印加し、他方のチエツク
端子TP1を基準回路基板の対応する第１のチエツ
ク端子TP0′に直接接続し、基準回路基板の対応
する他方の第２チエツク端子TP1′を接地する構
成とする。このとき、両回路基板の回路網には何
ら電源電圧は印加しないものとすると、被検査回
路基板の第１及び第２のチエツク端子TP0とTP1
との間の直流インピーダンス成分X1と基準回路
基板の第１及び第２のチエツク端子TP0′と
TP1′との間の直流インピーダンス成分X1′とが等
しければ、端子TP1とTP0′との間の接続点の電位
V0はＶ／２となることは明白である。換言すれ
ば、端子TP0とTP1との間において半田ブリツジ
による短絡、パターン切れによる開放、誤抵抗、
欠品、半導体素子の逆挿入等の不良が存在すれ
ば、当該接続点の電位V0はＶ／２からはずれる
ことになり、結果としてこの接続点の電位状態を
知ることにより両端子間の回路の良否が判別可能
となることが判る。ここで、回路素子間には当然
一定範囲のバツラキが存在するために、当該接続
点の電位V0はV/2（１±δ）なる範囲の値をもつ
て変動するものであるから、これ以上の値にあれ
ば両端子間の回路は良と判定するようにすればよ
い。尚δは一定の誤差範囲を示す値であつて回路
網等により決定されるものである。
ば第３図に示す如き接続状態の動作を考える。す
なわち第１図に示す被検査回路基板の第１及び第
２のチエツク端子TP0とTP1との間の回路の良否
を判別する場合において、チエツク端子TP0に例
えば正の一定電圧＋Ｖを印加し、他方のチエツク
端子TP1を基準回路基板の対応する第１のチエツ
ク端子TP0′に直接接続し、基準回路基板の対応
する他方の第２チエツク端子TP1′を接地する構
成とする。このとき、両回路基板の回路網には何
ら電源電圧は印加しないものとすると、被検査回
路基板の第１及び第２のチエツク端子TP0とTP1
との間の直流インピーダンス成分X1と基準回路
基板の第１及び第２のチエツク端子TP0′と
TP1′との間の直流インピーダンス成分X1′とが等
しければ、端子TP1とTP0′との間の接続点の電位
V0はＶ／２となることは明白である。換言すれ
ば、端子TP0とTP1との間において半田ブリツジ
による短絡、パターン切れによる開放、誤抵抗、
欠品、半導体素子の逆挿入等の不良が存在すれ
ば、当該接続点の電位V0はＶ／２からはずれる
ことになり、結果としてこの接続点の電位状態を
知ることにより両端子間の回路の良否が判別可能
となることが判る。ここで、回路素子間には当然
一定範囲のバツラキが存在するために、当該接続
点の電位V0はV/2（１±δ）なる範囲の値をもつ
て変動するものであるから、これ以上の値にあれ
ば両端子間の回路は良と判定するようにすればよ
い。尚δは一定の誤差範囲を示す値であつて回路
網等により決定されるものである。
第３図に示した原理を一般的に示した例が第４
図であつて、本発明の一実施例を説明する模式的
等価回路図である。一定電圧＋Ｖを被検査回路基
板の１チエツク端子に選択的に印加すべく選択ス
イツチS1が設けられ、このスイツチS1により選択
されたチエツク端子TP2との間の回路良否を判別
する他方のチエツク端子TP3を選択する選択スイ
ツチS2が設けられている。そして基準回路基板の
被検査回路基板におけるスイツチS1により選択さ
れたチエツク端子TP2と対応するチエツク端子
TP2′を選択して、先のスイツチS2により選択さ
れた被検査回路基板のチエツク端子TP3とを接続
するスイツチS3が設けられ、また、スイツチS2に
より選択されたチエツク端子TP3と対応する基準
回路基板のチエツク端子TP3′を選択して接地す
るスイツチS4が設けられる。
図であつて、本発明の一実施例を説明する模式的
等価回路図である。一定電圧＋Ｖを被検査回路基
板の１チエツク端子に選択的に印加すべく選択ス
イツチS1が設けられ、このスイツチS1により選択
されたチエツク端子TP2との間の回路良否を判別
する他方のチエツク端子TP3を選択する選択スイ
ツチS2が設けられている。そして基準回路基板の
被検査回路基板におけるスイツチS1により選択さ
れたチエツク端子TP2と対応するチエツク端子
TP2′を選択して、先のスイツチS2により選択さ
れた被検査回路基板のチエツク端子TP3とを接続
するスイツチS3が設けられ、また、スイツチS2に
より選択されたチエツク端子TP3と対応する基準
回路基板のチエツク端子TP3′を選択して接地す
るスイツチS4が設けられる。
スイツチS2とS3との共通接続点の電位V0を検
出すべく、第１及び第２のコンパレータ１及び２
が設けられて、この電位V0が１入力となつてい
る。そして各他入力としては、基準電圧源＋Ｖを
分圧する分圧回路３の分圧出力V1及びV2がそれ
ぞれ用いられる。この分圧回路３は例えば図のよ
うに抵抗R1，R2及び可変抵抗VRの直列接続回路
より成つており、可変抵抗VRの値を任意に設定
することによつて先述した回路素子のバラツキに
起因する誤差範囲±δを定めることが可能であ
る。こうすることによつて＋Ｖ／２（１±δ）を
越える電圧V0がコンパレータ１，２へ入力され
るとそれに応じてコンパレータ１，２のいずれか
の出力OUT−１又はOUT−２が変化して異常が
判別可能である。当該コンパレータ１，２により
いわゆるウインドコンパレータ回路が構成されて
いるものである。
出すべく、第１及び第２のコンパレータ１及び２
が設けられて、この電位V0が１入力となつてい
る。そして各他入力としては、基準電圧源＋Ｖを
分圧する分圧回路３の分圧出力V1及びV2がそれ
ぞれ用いられる。この分圧回路３は例えば図のよ
うに抵抗R1，R2及び可変抵抗VRの直列接続回路
より成つており、可変抵抗VRの値を任意に設定
することによつて先述した回路素子のバラツキに
起因する誤差範囲±δを定めることが可能であ
る。こうすることによつて＋Ｖ／２（１±δ）を
越える電圧V0がコンパレータ１，２へ入力され
るとそれに応じてコンパレータ１，２のいずれか
の出力OUT−１又はOUT−２が変化して異常が
判別可能である。当該コンパレータ１，２により
いわゆるウインドコンパレータ回路が構成されて
いるものである。
そして、各スイツチS1〜S4をそれぞれ適当に制
御して被検査回路基板の任意の２つのチエツク端
子間の回路の良否が検査可能となることは明白で
ある。
御して被検査回路基板の任意の２つのチエツク端
子間の回路の良否が検査可能となることは明白で
ある。
尚、基準回路基板側のチエツク端子の１つに正
（又は負）の一定電圧を印加するようにしても良
く、要は、両回路基板の１組の対応するチエツク
端子の互いに反対のチエツク端子間に、例えば第
４図においてはTP3とTP2′との間に一定電圧を印
加するようにすれば良いことは勿論である。
（又は負）の一定電圧を印加するようにしても良
く、要は、両回路基板の１組の対応するチエツク
端子の互いに反対のチエツク端子間に、例えば第
４図においてはTP3とTP2′との間に一定電圧を印
加するようにすれば良いことは勿論である。
スイツチS1〜S4の制御はマイクロコンピユータ
等の制御装置により決められたプログラムに従つ
て行われるようにすることができ、また、出力
OUT−１，２の判別もマイクロコンピユータ等
のプロセツサによつて処理判断すれば、極めて高
速の検査装置となりうる。
等の制御装置により決められたプログラムに従つ
て行われるようにすることができ、また、出力
OUT−１，２の判別もマイクロコンピユータ等
のプロセツサによつて処理判断すれば、極めて高
速の検査装置となりうる。
第４図の例においては誤差範囲±δの設定のた
めに可変抵抗器VRを用いているが、かかる方法
では回路素子のバラツキをある一定値δに定めれ
ば、後は可変が困難である。しかしながら実際に
は回路基板上の多数のチエツク箇所間におけるイ
ンピーダンスは良品であつてもバラツキが大きい
箇所も多く存在して一様ではない。故に誤差±δ
は最大値に設定せざるを得ずその結果不良箇所の
検出能力が低下することになる。
めに可変抵抗器VRを用いているが、かかる方法
では回路素子のバラツキをある一定値δに定めれ
ば、後は可変が困難である。しかしながら実際に
は回路基板上の多数のチエツク箇所間におけるイ
ンピーダンスは良品であつてもバラツキが大きい
箇所も多く存在して一様ではない。故に誤差±δ
は最大値に設定せざるを得ずその結果不良箇所の
検出能力が低下することになる。
かかる欠点を解決した例が第５図に示されてお
り、第４図と同等部分は同一符号により示されて
いる。図において誤差範囲±δを定める回路とし
て、可変抵抗器の代りに値の異なる複数の抵抗
R10〜Ｒ1oを設けてこれ等抵抗の１つをスイツチ
S5及びS6により選択して基準電圧V1，V2を得る
ようにしたものである。従つて抵抗R1及びR2を
共に等しくＲとして１つの抵抗Ｒ1i（ｉ＝０〜
ｎ）を選択した場合には誤差範囲の値δｉは次式
となる。
り、第４図と同等部分は同一符号により示されて
いる。図において誤差範囲±δを定める回路とし
て、可変抵抗器の代りに値の異なる複数の抵抗
R10〜Ｒ1oを設けてこれ等抵抗の１つをスイツチ
S5及びS6により選択して基準電圧V1，V2を得る
ようにしたものである。従つて抵抗R1及びR2を
共に等しくＲとして１つの抵抗Ｒ1i（ｉ＝０〜
ｎ）を選択した場合には誤差範囲の値δｉは次式
となる。
δｉ＝Ｒ１ｉ／２Ｒ＋Ｒ１ｉ ………(1)
例えばＲ＝1KΩ、R10＝100Ω、R11＝220Ω、
R12＝470Ω、R13＝2KΩ、R14＝12KΩとすればそ
れぞれδｉはδ０＝4.8％、δ１＝9.9％、δ２＝
19％、δ３＝50％、δ４＝86％となるから、スイ
ツチS5及びS6を互いに同期して切換え制御するよ
うにすれば、誤差範囲の選定が所望になされる。
R12＝470Ω、R13＝2KΩ、R14＝12KΩとすればそ
れぞれδｉはδ０＝4.8％、δ１＝9.9％、δ２＝
19％、δ３＝50％、δ４＝86％となるから、スイ
ツチS5及びS6を互いに同期して切換え制御するよ
うにすれば、誤差範囲の選定が所望になされる。
以上の如く、本発明によれば極めて簡単な構成
にて高速かつ高信頼性を有する検査方式が可能と
なる利点を有する。
にて高速かつ高信頼性を有する検査方式が可能と
なる利点を有する。
第１図は被検査回路基板の回路網の模式図、第
２図は第１図の被検査回路基板に対して標準とな
るべき基準回路基板の回路網の模式図、第３図は
本発明の原理を説明するための模式図、第４図は
本発明の一実施例を説明するための模式図、第５
図は本発明の他の実施例を説明するための模式図
である。 主要部分の符号の説明、TP0〜TPo……被検査
回路基板チエツク端子、TP0′〜TPo′……基準回
路基板チエツク端子、VR……誤差範囲設定用可
変抵抗器、R10〜Ｒ1o……誤差範囲設定用抵抗、
S1〜S6……スイツチ。
２図は第１図の被検査回路基板に対して標準とな
るべき基準回路基板の回路網の模式図、第３図は
本発明の原理を説明するための模式図、第４図は
本発明の一実施例を説明するための模式図、第５
図は本発明の他の実施例を説明するための模式図
である。 主要部分の符号の説明、TP0〜TPo……被検査
回路基板チエツク端子、TP0′〜TPo′……基準回
路基板チエツク端子、VR……誤差範囲設定用可
変抵抗器、R10〜Ｒ1o……誤差範囲設定用抵抗、
S1〜S6……スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 被検査回路基板及びこの被検査回路基板に対
して標準となるべき回路網を有する基準回路基板
の各回路網の任意のそれぞれ対応する第１チエツ
ク箇所と同じくそれぞれ対応する第２チエツク箇
所とを選択する手段と、前記被検査回路基板の第
１チエツク箇所と前記基準回路基板の第２チエツ
ク箇所とを共通接続点にて接続する手段と、前記
被検査回路基板の第２チエツク箇所と前記基準回
路基板の第１チエツク箇所との間に一定電圧Ｖを
印加する手段と、前記共通接続点の電圧を検出し
て前記被検査回路基板の第１及び第２チエツク箇
所間の回路の良否信号を出力する電圧検出手段と
を含み、前記第１及び第２チエツク箇所の選択を
順次切換えることにより回路基板の良否を検査す
るようにした回路基板検査装置であつて、前記電
圧検出手段は前記共通接続点の電圧が（Ｖ／２）
×（１±δ）（δは前記被検査回路基板の第１チエ
ツク箇所と第２チエツク箇所間のインピーダンス
の許容範囲に応じた値）の範囲内にあることを検
出して良信号を出力する回路を有することを特徴
とする回路基板検査装置。 ２ 前記電圧検出手段は（Ｖ／２）×（１±δ）な
る基準電圧を発生する基準電圧発生手段と、前記
基準電圧と前記共通接続点の電圧とを比較するコ
ンパレータとを含むことを特徴とする特許請求の
範囲第１項記載の装置。 ３ 前記基準電圧発生回路は前記基準電圧の±δ
なる値を可変する可変抵抗器を有することを特徴
とする特許請求の範囲第２項記載の装置。 ４ 前記基準電圧発生回路は複数の異なる値を有
する抵抗と、前記抵抗の１つを選択して前記基準
電圧の±δなる値を所望に選定する抵抗選択回路
とを有することを特徴とする特許請求の範囲第２
項記載の装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147180A JPS56148072A (en) | 1980-04-18 | 1980-04-18 | Device for checking circuit substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147180A JPS56148072A (en) | 1980-04-18 | 1980-04-18 | Device for checking circuit substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56148072A JPS56148072A (en) | 1981-11-17 |
| JPS6239708B2 true JPS6239708B2 (ja) | 1987-08-25 |
Family
ID=12887855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147180A Granted JPS56148072A (en) | 1980-04-18 | 1980-04-18 | Device for checking circuit substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56148072A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56746B2 (ja) * | 1972-02-14 | 1981-01-09 |
-
1980
- 1980-04-18 JP JP5147180A patent/JPS56148072A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56148072A (en) | 1981-11-17 |
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