JPS623988B2 - - Google Patents
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- Publication number
- JPS623988B2 JPS623988B2 JP55061678A JP6167880A JPS623988B2 JP S623988 B2 JPS623988 B2 JP S623988B2 JP 55061678 A JP55061678 A JP 55061678A JP 6167880 A JP6167880 A JP 6167880A JP S623988 B2 JPS623988 B2 JP S623988B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- terminal
- semiconductor
- channel layer
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/211—Gated diodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、小型にして高利得定数を有する、電
流非飽和形電界効果トランジスタに関するもので
ある。
流非飽和形電界効果トランジスタに関するもので
ある。
従来のこの種の電界効果トランジスタの一実施
例を第１図及び第２図に示す。図中１は半導体基
板（例えばＰ形）、２は素子分離用絶縁膜、３は
ソース高不純物濃度層（例えばｎ形）、４はドレ
イン高不純物濃度層（例えばｎ形）、５はソース
電極、６はゲート電極、７はドレイン電極、８は
ゲート絶縁膜である。ソース電極ＶSに対しドレ
イン電位ＶDを正に印加した状態でソース電位ＶS
に対しゲート電位ＶGを正に印加する事によつて
半導体基板１とゲート絶縁膜８との界面に電子を
誘起させ、ソース・ドレイン間を導通させるもの
である。電圧・電流特性を第３図に示す。ＶG−
ＶS＞ＶD−ＶSの条件下ではＶD−ＶSの増大と共
にドレイン・コンダクタンスが増加し、ドレイン
電流ＩDSが増加する。しかしながら、ＶG−ＶS
ＶD−ＶSの条件では、半導体基板１とゲート絶縁
膜８との界面に誘起された電子のチヤネル層がド
レイン高不純物濃度層４の近傍で消滅し、ドレイ
ン・コンダクタンスが極めて小さくなる。そのた
め、ＶD−ＶS〓ＶG−ＶSの条件下では、ドレイン
電流ＩDSはＶD−ＶSの増加に対してほとんど増加
せず、飽和するという欠点があつた。またドレイ
ン電流ＩDSの飽和に伴ない、利得定数 gm（≡αＩＤＳ／α（ＶＧ−ＶＳ）） も飽和するという欠点があつた。
例を第１図及び第２図に示す。図中１は半導体基
板（例えばＰ形）、２は素子分離用絶縁膜、３は
ソース高不純物濃度層（例えばｎ形）、４はドレ
イン高不純物濃度層（例えばｎ形）、５はソース
電極、６はゲート電極、７はドレイン電極、８は
ゲート絶縁膜である。ソース電極ＶSに対しドレ
イン電位ＶDを正に印加した状態でソース電位ＶS
に対しゲート電位ＶGを正に印加する事によつて
半導体基板１とゲート絶縁膜８との界面に電子を
誘起させ、ソース・ドレイン間を導通させるもの
である。電圧・電流特性を第３図に示す。ＶG−
ＶS＞ＶD−ＶSの条件下ではＶD−ＶSの増大と共
にドレイン・コンダクタンスが増加し、ドレイン
電流ＩDSが増加する。しかしながら、ＶG−ＶS
ＶD−ＶSの条件では、半導体基板１とゲート絶縁
膜８との界面に誘起された電子のチヤネル層がド
レイン高不純物濃度層４の近傍で消滅し、ドレイ
ン・コンダクタンスが極めて小さくなる。そのた
め、ＶD−ＶS〓ＶG−ＶSの条件下では、ドレイン
電流ＩDSはＶD−ＶSの増加に対してほとんど増加
せず、飽和するという欠点があつた。またドレイ
ン電流ＩDSの飽和に伴ない、利得定数 gm（≡αＩＤＳ／α（ＶＧ−ＶＳ）） も飽和するという欠点があつた。
本発明は、これらの欠点を除去するため、ドレ
イン電極に順方向バイアスを印加する事によつて
電子電流と正孔電流を流し、これによつて電子電
流又は正孔電流のいずれかがゲート電位による表
面ポテンシヤル・ウエルに束縛されることなく常
に流れる様に構成し、電流を非飽和としてなる電
界効果トランジスタを提供するにある。以下図面
について詳細に説明する。
イン電極に順方向バイアスを印加する事によつて
電子電流と正孔電流を流し、これによつて電子電
流又は正孔電流のいずれかがゲート電位による表
面ポテンシヤル・ウエルに束縛されることなく常
に流れる様に構成し、電流を非飽和としてなる電
界効果トランジスタを提供するにある。以下図面
について詳細に説明する。
第４図及び第５図は本発明の実施例であつて、
８はソース電極、９はドレイン電極、９′はゲー
ト絶縁膜、１０は半導体基板、１１は絶縁膜、１
２はチヤネル層即ち半導体能動層（例えばｎ形で
濃度が１×1014〜１×1016且つ厚みが２μ〜2000
Å）、１３は半導体高不純物濃度層（例えばｎ
形）、１４は半導体高不純物濃度層（例えばｐ
形）、１５は前記ゲート絶縁膜９′と半導体能動層
１２との界面領域の空乏化を阻止する半導体高不
純物濃度層（例えばｎ形で濃度が１×1018以上且
つ厚みが1000Å以上）、１６はゲート電極（例え
ばｐ形半導体層）である。
８はソース電極、９はドレイン電極、９′はゲー
ト絶縁膜、１０は半導体基板、１１は絶縁膜、１
２はチヤネル層即ち半導体能動層（例えばｎ形で
濃度が１×1014〜１×1016且つ厚みが２μ〜2000
Å）、１３は半導体高不純物濃度層（例えばｎ
形）、１４は半導体高不純物濃度層（例えばｐ
形）、１５は前記ゲート絶縁膜９′と半導体能動層
１２との界面領域の空乏化を阻止する半導体高不
純物濃度層（例えばｎ形で濃度が１×1018以上且
つ厚みが1000Å以上）、１６はゲート電極（例え
ばｐ形半導体層）である。
これを動作するには、例えばソース電位ＶSと
基板電位ＶXを等しくする。またＶD−ＶSを半導
体能動層１２と半導体高不純物濃度層１４との接
合のビルト・イン電圧ＶBよりも大きい正値に設
定する。先ずＶG−ＶSがある電圧ＶTに等しいか
又は小さい時、第６図ａに示す様に、半導体能動
層１２の大部分は空乏化（図中斜線で示す）し電
子はほとんど存在しないが、正孔はゲート絶越膜
９と半導体能動層１２との界面に誘起される。し
かしながら、半導体高不純物濃度層１５が存在す
るために、半導体能動層１３と半導体高不純物濃
度層１４との間は導通しない。次に第６図ｂに示
すようにＶG−ＶSがＶTよりも大きいが、ゲート
絶縁膜９′と半導体能動層１２との界面がフラツ
トバンドとなる電圧ＶFBよりも小さい時、ゲート
絶縁膜９′と半導体能動層１２との界面から拡が
つていた空乏層が縮まり、半導体能動層１２と絶
縁膜１１との界面近傍に導電チヤネルが形成され
る。半導体能動層１２と半導体高不純物濃度層１
４との境界近傍で正孔と電子の相互注入が起こり
電流が流れる。しかしながら形成された導電チヤ
ネル層が薄い場合、チヤネル層の抵抗が半導体能
動層１２と半導体高不純物濃度層１４とによる接
合の抵抗よりも高くなるため、ドレイン電流ＩDS
はチヤネル層の抵抗に支配される。ゲート電位Ｖ
Gが増加するに従つて空乏層は縮まり、チヤネル
層抵抗が下がるためにドレイン電流ＩDSは増加す
る。この状態でのドレイン電流ＩDSとＶD−ＶSの
関係を第７図にデイプリーシヨン・モードＤとし
て示す。ドレイン電流ＩDSはほぼＶD−ＶSに比例
する。
基板電位ＶXを等しくする。またＶD−ＶSを半導
体能動層１２と半導体高不純物濃度層１４との接
合のビルト・イン電圧ＶBよりも大きい正値に設
定する。先ずＶG−ＶSがある電圧ＶTに等しいか
又は小さい時、第６図ａに示す様に、半導体能動
層１２の大部分は空乏化（図中斜線で示す）し電
子はほとんど存在しないが、正孔はゲート絶越膜
９と半導体能動層１２との界面に誘起される。し
かしながら、半導体高不純物濃度層１５が存在す
るために、半導体能動層１３と半導体高不純物濃
度層１４との間は導通しない。次に第６図ｂに示
すようにＶG−ＶSがＶTよりも大きいが、ゲート
絶縁膜９′と半導体能動層１２との界面がフラツ
トバンドとなる電圧ＶFBよりも小さい時、ゲート
絶縁膜９′と半導体能動層１２との界面から拡が
つていた空乏層が縮まり、半導体能動層１２と絶
縁膜１１との界面近傍に導電チヤネルが形成され
る。半導体能動層１２と半導体高不純物濃度層１
４との境界近傍で正孔と電子の相互注入が起こり
電流が流れる。しかしながら形成された導電チヤ
ネル層が薄い場合、チヤネル層の抵抗が半導体能
動層１２と半導体高不純物濃度層１４とによる接
合の抵抗よりも高くなるため、ドレイン電流ＩDS
はチヤネル層の抵抗に支配される。ゲート電位Ｖ
Gが増加するに従つて空乏層は縮まり、チヤネル
層抵抗が下がるためにドレイン電流ＩDSは増加す
る。この状態でのドレイン電流ＩDSとＶD−ＶSの
関係を第７図にデイプリーシヨン・モードＤとし
て示す。ドレイン電流ＩDSはほぼＶD−ＶSに比例
する。
更に第６図ｃに示す様に、ＶG−ＶS＞ＶFBの
時、ゲート絶縁膜９′と半導体能動層１２との界
面に電子が誘起されるためにチヤネル抵抗は一層
下がる。このため、チヤネル抵抗が接合の抵抗と
同等になると、ドレイン電流ＩDSは半導体能動層
１２と半導体高不純物濃度層１４との接合の特性
に支配され、ＶD−ＶSの変化に対し指数関数的に
増加する様になる。この状態のドレイン電流ＩDS
とＶD−ＶSの関係を第７図にエンハンスメント・
モードＥとして示す。
時、ゲート絶縁膜９′と半導体能動層１２との界
面に電子が誘起されるためにチヤネル抵抗は一層
下がる。このため、チヤネル抵抗が接合の抵抗と
同等になると、ドレイン電流ＩDSは半導体能動層
１２と半導体高不純物濃度層１４との接合の特性
に支配され、ＶD−ＶSの変化に対し指数関数的に
増加する様になる。この状態のドレイン電流ＩDS
とＶD−ＶSの関係を第７図にエンハンスメント・
モードＥとして示す。
第６図中にも示したように例えばチヤネル層が
ｎ形半導体の場合、導電チヤネルが形成された
後、多数の電子はゲート絶縁膜９′と半導体能動
層１２との界面に束縛され、ゲート電位の影響を
受ける。しかしながら、正孔はゲート絶縁膜９′
と半導体能動層１２との界面に束縛されない。し
たがつて、電子電流は従来例と同様にＶD−ＶS＞
ＶG−ＶSの時に飽和するが、正孔電流は飽和しな
い。
ｎ形半導体の場合、導電チヤネルが形成された
後、多数の電子はゲート絶縁膜９′と半導体能動
層１２との界面に束縛され、ゲート電位の影響を
受ける。しかしながら、正孔はゲート絶縁膜９′
と半導体能動層１２との界面に束縛されない。し
たがつて、電子電流は従来例と同様にＶD−ＶS＞
ＶG−ＶSの時に飽和するが、正孔電流は飽和しな
い。
この様な作用をするから、ドレイン電流ＩDSは
ドレイン電位ＶDの増加に対して飽和せず、単調
に増加する。
ドレイン電位ＶDの増加に対して飽和せず、単調
に増加する。
以上説明した様に、本発明の電界効果トランジ
スタは電流非飽和形であるから、第１に利得定数
gmがドレイン電位ＶDの増大又はゲート電位ＶG
の増大に伴つて単調に増加するという利点があ
る。第２に、デイプリーシヨン・モードではチヤ
ネル抵抗が高いので、ゲート電位が一定の時ドレ
イン電位によらずソース・ドレイン端子間抵抗が
ほぼ一定値を示すという利点がある。第３に、エ
ンハンスメント・モードでは接合の順方向電流特
性が得られるので、動作抵抗が従来よりも十分小
さいという利点がある。
スタは電流非飽和形であるから、第１に利得定数
gmがドレイン電位ＶDの増大又はゲート電位ＶG
の増大に伴つて単調に増加するという利点があ
る。第２に、デイプリーシヨン・モードではチヤ
ネル抵抗が高いので、ゲート電位が一定の時ドレ
イン電位によらずソース・ドレイン端子間抵抗が
ほぼ一定値を示すという利点がある。第３に、エ
ンハンスメント・モードでは接合の順方向電流特
性が得られるので、動作抵抗が従来よりも十分小
さいという利点がある。
本発明の電界効果トランジスタをオペレーシヨ
ナル・アンプリフアイアに使用すれば、第１の利
点より高い利得を有する増幅器の実現に有効であ
る。また自動利得制御回路中の利得制御用抵抗素
子に適用すれば、第２の利点より利得を広い範囲
で制御しうる回路の実現に有効である。更に、論
理回路あるいは制御回路用素子に適用すれば、第
１、第３の利点より高速論理回路あるいは動作抵
抗の小さいスイツチの実現に有効である。
ナル・アンプリフアイアに使用すれば、第１の利
点より高い利得を有する増幅器の実現に有効であ
る。また自動利得制御回路中の利得制御用抵抗素
子に適用すれば、第２の利点より利得を広い範囲
で制御しうる回路の実現に有効である。更に、論
理回路あるいは制御回路用素子に適用すれば、第
１、第３の利点より高速論理回路あるいは動作抵
抗の小さいスイツチの実現に有効である。
第１図及び第２図は従来例、第３図は同動作特
性図、第４図、第５図は本発明の電回効果トラン
ジスタ、第６図ａ〜ｃは同動作原理図、第７図は
同動作特性図を示す。 ８……ソース電極、９……ドレイン電極、１０
……半導体基板、１１……絶縁膜、１２……半導
体能動層、１３，１４，１５……半導体高不純物
濃度層、１６……ゲート電極。
性図、第４図、第５図は本発明の電回効果トラン
ジスタ、第６図ａ〜ｃは同動作原理図、第７図は
同動作特性図を示す。 ８……ソース電極、９……ドレイン電極、１０
……半導体基板、１１……絶縁膜、１２……半導
体能動層、１３，１４，１５……半導体高不純物
濃度層、１６……ゲート電極。
Claims (1)
- １ 絶縁基板上に半導体導電層により形成された
チヤネル層と、前記チヤネル層内上表部に前記チ
ヤネル層と同一の導電形の高濃度不純物を導入し
て形成した第１端子と、前記第１端子とは別に前
記チヤネル層内上表部に前記チヤネル層と異なる
導電形の高濃度不純物を導入して形成した第２端
子と、前記第１端子と第２端子の間の前記チヤネ
ル層内上表部に配置した絶縁層と、前記絶縁層上
部に半導体層又は金属層により形成された第３端
子と、前記第１端子と第２端子の間の局部で且つ
前記チヤネル層上表部に配置した前記チヤネル層
と同一の導電形の高不純物濃度層とを有すること
を特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167880A JPS56158480A (en) | 1980-05-12 | 1980-05-12 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167880A JPS56158480A (en) | 1980-05-12 | 1980-05-12 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56158480A JPS56158480A (en) | 1981-12-07 |
| JPS623988B2 true JPS623988B2 (ja) | 1987-01-28 |
Family
ID=13178148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6167880A Granted JPS56158480A (en) | 1980-05-12 | 1980-05-12 | Field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56158480A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200094780A (ko) | 2018-02-06 | 2020-08-07 | 아오이 전자 주식회사 | 반도체 장치의 제조 방법 |
| US11398376B2 (en) | 2020-03-03 | 2022-07-26 | Kioxia Corporation | Manufacturing method of a semiconductor device including a support |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128731A (en) * | 1990-06-13 | 1992-07-07 | Integrated Device Technology, Inc. | Static random access memory cell using a P/N-MOS transistors |
-
1980
- 1980-05-12 JP JP6167880A patent/JPS56158480A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200094780A (ko) | 2018-02-06 | 2020-08-07 | 아오이 전자 주식회사 | 반도체 장치의 제조 방법 |
| US11521948B2 (en) | 2018-02-06 | 2022-12-06 | Aoi Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| US11398376B2 (en) | 2020-03-03 | 2022-07-26 | Kioxia Corporation | Manufacturing method of a semiconductor device including a support |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56158480A (en) | 1981-12-07 |
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