JPS6241433B2 - - Google Patents
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- JPS6241433B2 JPS6241433B2 JP10868380A JP10868380A JPS6241433B2 JP S6241433 B2 JPS6241433 B2 JP S6241433B2 JP 10868380 A JP10868380 A JP 10868380A JP 10868380 A JP10868380 A JP 10868380A JP S6241433 B2 JPS6241433 B2 JP S6241433B2
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- JP
- Japan
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- electrode
- dielectric
- gate electrode
- chip
- drain electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/681—Shapes or dispositions thereof comprising holes not having chips therein, e.g. for outgassing, underfilling or bond wire passage
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/737—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a laterally-adjacent lead frame, conducting package substrate or heat sink
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明は、出力特性を向上させた電界効果ト
ランジスタ、具体的にはフリツプチツプ型高出力
電界効果トランジスタ（以下、Ｆ−GaAsと称す
る）に関するものである。
ランジスタ、具体的にはフリツプチツプ型高出力
電界効果トランジスタ（以下、Ｆ−GaAsと称す
る）に関するものである。
まず、従来のＦ−GaAsFETの構造について簡
単に説明する。第１図ａは従来のGaAsFETのチ
ツプの表面構造を示すもので、半絶縁性基板上に
ｎ型エピタキシヤル層を成長させたGaAsウエハ
１上に、AuGeNiなどのオーミツク金属のソース
電極２とドレイン電極３およびAlなどのシヨツ
トキ金属のゲート電極４が形成されている。この
ソース電極２、ドレイン電極３、ゲート電極４の
一部分を、Auメツキなどにより数10μｍの厚さ
にして各電極のボンデイングパツド２２，３３，
４４を形成する。このようにして形成された
GaAsFETのチツプをその表面を下にしていわゆ
るフリツプチツプ構造にし、第１図ｂにその断面
図を示すようにAuメツキされたCuのヒートシン
ク５と、下面がメタライズされた上面にボンデイ
ング用の電極パターンが形成された誘電体基板６
からなるパツケージマウントに熱圧着すると高出
力のＦ−GaAsFETができあがる。
単に説明する。第１図ａは従来のGaAsFETのチ
ツプの表面構造を示すもので、半絶縁性基板上に
ｎ型エピタキシヤル層を成長させたGaAsウエハ
１上に、AuGeNiなどのオーミツク金属のソース
電極２とドレイン電極３およびAlなどのシヨツ
トキ金属のゲート電極４が形成されている。この
ソース電極２、ドレイン電極３、ゲート電極４の
一部分を、Auメツキなどにより数10μｍの厚さ
にして各電極のボンデイングパツド２２，３３，
４４を形成する。このようにして形成された
GaAsFETのチツプをその表面を下にしていわゆ
るフリツプチツプ構造にし、第１図ｂにその断面
図を示すようにAuメツキされたCuのヒートシン
ク５と、下面がメタライズされた上面にボンデイ
ング用の電極パターンが形成された誘電体基板６
からなるパツケージマウントに熱圧着すると高出
力のＦ−GaAsFETができあがる。
従来のこのような構造のＦ−GaAsFETは内部
整合型にして高周波における優れた特性を引き出
せる反面、次のような欠点を有していた。
整合型にして高周波における優れた特性を引き出
せる反面、次のような欠点を有していた。
すなわち、第１図ａにおいて、チツプのソース
電極２の幅ｗは高周波特性を良くするためには
300μｍ以下にする必要があり、そのため、第１
図ｂのパツケージマウントのヒートシンク５の凸
部５５の幅Ｗをｗと同程度に短かい寸法にしてお
かなければならない。さもないと、いたずらに第
１図ａのチツプ幅ａを大きくして、ドレイン電極
３やゲート電極４の面積を大きくして寄生要素を
増やし、高周波特性を劣化させる結果にになる。
しかしながら、パツケージマウントのヒートシン
ク５の凸部５５の幅Ｗを短かくすることは製作加
工上難しい。また、凸部５５の幅Ｗが高さＨより
も小さくなることもあり、その部分の熱抵抗が大
きくなり高出力特性を損なう結果になる。
電極２の幅ｗは高周波特性を良くするためには
300μｍ以下にする必要があり、そのため、第１
図ｂのパツケージマウントのヒートシンク５の凸
部５５の幅Ｗをｗと同程度に短かい寸法にしてお
かなければならない。さもないと、いたずらに第
１図ａのチツプ幅ａを大きくして、ドレイン電極
３やゲート電極４の面積を大きくして寄生要素を
増やし、高周波特性を劣化させる結果にになる。
しかしながら、パツケージマウントのヒートシン
ク５の凸部５５の幅Ｗを短かくすることは製作加
工上難しい。また、凸部５５の幅Ｗが高さＨより
も小さくなることもあり、その部分の熱抵抗が大
きくなり高出力特性を損なう結果になる。
この発明は、上述の欠点を除去するためになさ
れたもので、高周波特性を損なうことなく出力特
性を向上できる素子構造を提供するものである。
以下、図面に従いこの発明を説明する。
れたもので、高周波特性を損なうことなく出力特
性を向上できる素子構造を提供するものである。
以下、図面に従いこの発明を説明する。
第２図はこの発明によるＦ−GaAsFETの構造
を示すもので、第２図ａはチツプの表面構造を、
第２図ｂはチツプをパツケージマウントに圧着し
た断面構造を示す。第２図ａにおいて、半絶縁性
GaAs基板上にｎ型エピタキシヤル層を成長させ
たGaAsウエハ１上に、AuGeNiなどのオーミツ
ク金属のソース電極２とドレイン電極３および
Alなどのシヨツトキ金属のゲート電極４が形成
されている。このソース電極２、ドレイン電極
３、ゲート電極４の一部分を、Auメツキなどに
より数10μｍの厚さにして各電極のボンデイング
パツド２２，３３，４４を形成する。さらにこの
ドレイン電極３、ゲート電極４の一部に、
BaTiO3などの誘電体７とAuなどの導電性金属を
連続してスパツタ蒸着し、そのAu金属上をAuメ
ツキなどにより数10μｍの厚さにした金属層３
７，４７を形成する。このようにして形成された
GaAsFETのチツプをその表面を下にして、フリ
ツプチツプ型で第２図にその断面図を示すような
AuメツキされたCuのヒートシンク５と、下面が
メタライズされ上面にボンデイング用の電極パタ
ーンが形成された誘電体基板６からなるパツケー
ジマウントに熱圧着して、Ｆ−GaAsFETとす
る。
を示すもので、第２図ａはチツプの表面構造を、
第２図ｂはチツプをパツケージマウントに圧着し
た断面構造を示す。第２図ａにおいて、半絶縁性
GaAs基板上にｎ型エピタキシヤル層を成長させ
たGaAsウエハ１上に、AuGeNiなどのオーミツ
ク金属のソース電極２とドレイン電極３および
Alなどのシヨツトキ金属のゲート電極４が形成
されている。このソース電極２、ドレイン電極
３、ゲート電極４の一部分を、Auメツキなどに
より数10μｍの厚さにして各電極のボンデイング
パツド２２，３３，４４を形成する。さらにこの
ドレイン電極３、ゲート電極４の一部に、
BaTiO3などの誘電体７とAuなどの導電性金属を
連続してスパツタ蒸着し、そのAu金属上をAuメ
ツキなどにより数10μｍの厚さにした金属層３
７，４７を形成する。このようにして形成された
GaAsFETのチツプをその表面を下にして、フリ
ツプチツプ型で第２図にその断面図を示すような
AuメツキされたCuのヒートシンク５と、下面が
メタライズされ上面にボンデイング用の電極パタ
ーンが形成された誘電体基板６からなるパツケー
ジマウントに熱圧着して、Ｆ−GaAsFETとす
る。
上述したこの発明によるＦ−GaAsFETによれ
ば、第２図ｂに示す誘電体７によつて積極的に容
量を形成し、ドレイン電極３、ゲート電極４の電
線インダクタと共に、高周波特性を引出すのに有
利な一種の内部整合化を計つている。この容量
は、誘電体７の種類や厚みによつて任意の設計値
に選ぶことができる。さらに第２図ｂに示すよう
に、チツプのソース電極幅ｗをヒートシンク５の
凸部５５の幅Ｗよりも小さくすることができ、チ
ツプの高周波特性を向上させることが可能にな
る。逆に、幅Ｗを大きくすることができるので、
凸部５５の高さＨとの比率によりその部分の熱抵
抗を低下させることができ、高出力特性を一層向
上させることが可能となる。
ば、第２図ｂに示す誘電体７によつて積極的に容
量を形成し、ドレイン電極３、ゲート電極４の電
線インダクタと共に、高周波特性を引出すのに有
利な一種の内部整合化を計つている。この容量
は、誘電体７の種類や厚みによつて任意の設計値
に選ぶことができる。さらに第２図ｂに示すよう
に、チツプのソース電極幅ｗをヒートシンク５の
凸部５５の幅Ｗよりも小さくすることができ、チ
ツプの高周波特性を向上させることが可能にな
る。逆に、幅Ｗを大きくすることができるので、
凸部５５の高さＨとの比率によりその部分の熱抵
抗を低下させることができ、高出力特性を一層向
上させることが可能となる。
なお、上記の実施例はフリツプチツプ型高出力
GaAsFETを用いて説明したものであるが、内部
整合化をさらに進めたモノリシツクICにもその
適用を拡張することができる。
GaAsFETを用いて説明したものであるが、内部
整合化をさらに進めたモノリシツクICにもその
適用を拡張することができる。
以上詳細に説明したように、この発明はドレイ
ン電極とゲート電極の表面の一部に、表面に金属
層を形成した誘電体をそれぞれ設け、これらの誘
電体の金属層およびソース電極をこのソース電極
より幅の大きいヒートシンクの凸部に圧着し、ド
レイン電極とゲート電極、ドレイン電極とゲート
電極の表面の一部に形成した誘電体、およびこの
誘電体上の金属層とにより高周波特性の内部整合
化のための容量を構成せしめたので、ヒートシン
クの凸部の幅を大きくでき、したがつて、殊に高
周波において高出力を得ることができる利点があ
る。
ン電極とゲート電極の表面の一部に、表面に金属
層を形成した誘電体をそれぞれ設け、これらの誘
電体の金属層およびソース電極をこのソース電極
より幅の大きいヒートシンクの凸部に圧着し、ド
レイン電極とゲート電極、ドレイン電極とゲート
電極の表面の一部に形成した誘電体、およびこの
誘電体上の金属層とにより高周波特性の内部整合
化のための容量を構成せしめたので、ヒートシン
クの凸部の幅を大きくでき、したがつて、殊に高
周波において高出力を得ることができる利点があ
る。
第１図ａ，ｂは従来の通常のフリツプチツプ型
高出力GaAsFETのチツプの平面図およびチツプ
をパツケージマウントに圧着した状態を示す断面
図、第２図ａ，ｂはこの発明によるフリツプチツ
プ型高出力GaAsFETのチツプの平面図およびチ
ツプをパツケージマウントに圧着した状態を示す
断面図である。 図中、１はGaAsウエハ、２，３，４はソー
ス、ドレイン、ゲート電極、２２，３３，４４は
そのボンデイングパツド部、５はヒートシンク、
５５はその凸部、６は誘電体基板、７は蒸着で形
成する誘電体、３７，４７はその誘電体のボンデ
イングパツドの部分である金属層を示す。なお、
図中の同一符号は同一または相当部分を示す。
高出力GaAsFETのチツプの平面図およびチツプ
をパツケージマウントに圧着した状態を示す断面
図、第２図ａ，ｂはこの発明によるフリツプチツ
プ型高出力GaAsFETのチツプの平面図およびチ
ツプをパツケージマウントに圧着した状態を示す
断面図である。 図中、１はGaAsウエハ、２，３，４はソー
ス、ドレイン、ゲート電極、２２，３３，４４は
そのボンデイングパツド部、５はヒートシンク、
５５はその凸部、６は誘電体基板、７は蒸着で形
成する誘電体、３７，４７はその誘電体のボンデ
イングパツドの部分である金属層を示す。なお、
図中の同一符号は同一または相当部分を示す。
Claims (1)
- １ ソース電極をヒートシンクに、ドレイン電極
とゲート電極を誘電体基板上の電極パターンにそ
れぞれ直接的に同一平面的に圧着してなるフリツ
プチツプ型GaAs電界効果トランジスタにおい
て、前記ドレイン電極とゲート電極の表面の一部
に、表面に金属層を形成した誘電体をそれぞれ設
け、前記各誘電体の金属層および前記ソース電極
を前記ソース電極の幅よりも大きい前記ヒートシ
ンクの凸部に圧着し、前記ドレイン電極とゲート
電極、これらのドレイン電極とゲート電極の表面
の一部に形成した前記誘電体、およびこの誘電体
上の前記金属層とにより高周波特性の内部整合化
のための容量を構成せしめたことを特徴とする高
出力GaAs電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10868380A JPS5732676A (en) | 1980-08-06 | 1980-08-06 | High power gaas field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10868380A JPS5732676A (en) | 1980-08-06 | 1980-08-06 | High power gaas field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5732676A JPS5732676A (en) | 1982-02-22 |
| JPS6241433B2 true JPS6241433B2 (ja) | 1987-09-02 |
Family
ID=14491013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10868380A Granted JPS5732676A (en) | 1980-08-06 | 1980-08-06 | High power gaas field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5732676A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623231A (en) * | 1994-09-26 | 1997-04-22 | Endgate Corporation | Push-pull power amplifier |
| DE10220396B4 (de) * | 2002-05-07 | 2007-08-23 | Infineon Technologies Ag | Leistungshalbleiterbauelementanordnung |
| TWI236117B (en) * | 2003-02-26 | 2005-07-11 | Advanced Semiconductor Eng | Semiconductor package with a heat sink |
| CN102201449B (zh) * | 2011-05-27 | 2013-01-09 | 电子科技大学 | 一种功率mos器件低热阻封装结构 |
| US9196577B2 (en) * | 2014-01-09 | 2015-11-24 | Infineon Technologies Ag | Semiconductor packaging arrangement |
-
1980
- 1980-08-06 JP JP10868380A patent/JPS5732676A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5732676A (en) | 1982-02-22 |
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