JPH0513539B2 - - Google Patents
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- JPH0513539B2 JPH0513539B2 JP62064604A JP6460487A JPH0513539B2 JP H0513539 B2 JPH0513539 B2 JP H0513539B2 JP 62064604 A JP62064604 A JP 62064604A JP 6460487 A JP6460487 A JP 6460487A JP H0513539 B2 JPH0513539 B2 JP H0513539B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- tab
- electrode
- chip
- dielectric
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高速ICの実
装にあたりテープ−オートメイテイツド−ボンデ
イング（TAB）形式の実装構造を採用した半導
体装置に関する。
装にあたりテープ−オートメイテイツド−ボンデ
イング（TAB）形式の実装構造を採用した半導
体装置に関する。
近年、マイクロ波帯における高性能トランジス
タとして、半絶縁性GaAs基板上にプレーナ型
MESFET、変調ドープ構造をもつGaAsFET及
びヘテロ接合構造を有するHBTを形成したもの
が注目され、そのモノリシツク化及び高周波化が
進められている。
タとして、半絶縁性GaAs基板上にプレーナ型
MESFET、変調ドープ構造をもつGaAsFET及
びヘテロ接合構造を有するHBTを形成したもの
が注目され、そのモノリシツク化及び高周波化が
進められている。
例えば、かかるGaAs基板上に形成した回路と
しては、GaAsモノリシツクFETアンプなどがあ
り、以下にその構造を図面を参照して説明する。
しては、GaAsモノリシツクFETアンプなどがあ
り、以下にその構造を図面を参照して説明する。
第３図ａ〜ｃはそれぞれかかる従来の一例を説
明するためのGaAsモノリシツクFETのアンプの
平面図、等価回路図および半導体チツプのマウン
ト側面図である。尚、ここでは、入力部のみに直
列のインダクタと並列のキヤパシタからなる整合
回路が形成されている場合について説明する。
明するためのGaAsモノリシツクFETのアンプの
平面図、等価回路図および半導体チツプのマウン
ト側面図である。尚、ここでは、入力部のみに直
列のインダクタと並列のキヤパシタからなる整合
回路が形成されている場合について説明する。
第３図ａに示すように、半絶縁性基板上にｎ型
の不純物をイオン注入したGaAsウエハ４１上
に、AuGeNiなどのオーミツク金属のソース電極
４２、ドレイン電極４３およびWSiなどのシヨツ
トキ金属のゲート電極４４からなるFETと、ゲ
ート電極４４に直列に接続されている金属パター
ンのインダクタ４５およびその入力端子側から並
列に接続されているくし形の金属パターンのキヤ
パシタ４６からなる入力整合回路とを形成し、
GaAsモノリシツクFETアンプを含むチツプ５０
が構成されている。尚、チツプ５０を構成する前
記FETアンプの各電極にはそれぞれ端子が設け
られ、ソース電極４２にはグランド端子４７が、
ゲート電極４４に接続される前記入力整合回路に
は入力端子４８が、またドレイン電極４３には出
力端子４９が形成される。また、５１〜５３はそ
れぞれボンデイングワイヤを示す。
の不純物をイオン注入したGaAsウエハ４１上
に、AuGeNiなどのオーミツク金属のソース電極
４２、ドレイン電極４３およびWSiなどのシヨツ
トキ金属のゲート電極４４からなるFETと、ゲ
ート電極４４に直列に接続されている金属パター
ンのインダクタ４５およびその入力端子側から並
列に接続されているくし形の金属パターンのキヤ
パシタ４６からなる入力整合回路とを形成し、
GaAsモノリシツクFETアンプを含むチツプ５０
が構成されている。尚、チツプ５０を構成する前
記FETアンプの各電極にはそれぞれ端子が設け
られ、ソース電極４２にはグランド端子４７が、
ゲート電極４４に接続される前記入力整合回路に
は入力端子４８が、またドレイン電極４３には出
力端子４９が形成される。また、５１〜５３はそ
れぞれボンデイングワイヤを示す。
第３図ｂは上述したGaAsモノリシツクFETア
ンプの等価回路を示し、また第３図ｃは第３図ａ
に示したアンプを実際のパツケージにマウントし
た例の側面を示す。
ンプの等価回路を示し、また第３図ｃは第３図ａ
に示したアンプを実際のパツケージにマウントし
た例の側面を示す。
第３図ｃに示すように、パツケージへの装着は
Auメツキされたヒートシンク５４にチツプ５０
をマウントし、下面に金属を蒸着し上面にボンデ
イング用電極パターンが形成された誘電体５５，
５６および前記ヒートシンク５４に第３図ａの金
属パターンからなるグランド端子４７、入力端子
４８、出力端子４９をボンデイングワイヤ５１，
５２，５３を通して接続することにより行う。こ
れにより高周波信号は前記の電極パターンであり
且つ入出力端子となる５７，５８から入出力処理
される。
Auメツキされたヒートシンク５４にチツプ５０
をマウントし、下面に金属を蒸着し上面にボンデ
イング用電極パターンが形成された誘電体５５，
５６および前記ヒートシンク５４に第３図ａの金
属パターンからなるグランド端子４７、入力端子
４８、出力端子４９をボンデイングワイヤ５１，
５２，５３を通して接続することにより行う。こ
れにより高周波信号は前記の電極パターンであり
且つ入出力端子となる５７，５８から入出力処理
される。
また一方、従来の他の例としては、フリツプチ
ツプ型GaAsモノリシツクFETアンプが考えられ
る。これはICチツプの信号電極及び電源電極の
一部分に数10μｍのバンプを形成したのち、アン
プ回路部を下にして前記と同様の誘電体からなる
パツケージへマウントしたものである。
ツプ型GaAsモノリシツクFETアンプが考えられ
る。これはICチツプの信号電極及び電源電極の
一部分に数10μｍのバンプを形成したのち、アン
プ回路部を下にして前記と同様の誘電体からなる
パツケージへマウントしたものである。
上述した従来のGaAsモノリシツクFETアンプ
においては、第３図ｂの等価回路図からもわかる
ように、モノリシツクFETアンプの入力インピ
ーダンスが入力整合回路によつて所定の抵抗
（50Ω）に整合されており、そのため入出力端子
は特性インピーダンスが所定の抵抗（50Ω）の伝
送線路に直接接続される必要がある。しかしなが
ら、この接続は、第３図ａ，ｃからわかるよう
に、チツプ５０の表面に形成された入出力端子４
８，４９とボンデイングワイヤ５１，５２を介し
て行われるので、どうしてもボンデイングワイヤ
の寄生インダクタンスが加わることは避けられな
い。この寄生インダクタンスは超高周波動作のデ
バイスを得る上では特性上決定的に不利になると
いう欠点がある。
においては、第３図ｂの等価回路図からもわかる
ように、モノリシツクFETアンプの入力インピ
ーダンスが入力整合回路によつて所定の抵抗
（50Ω）に整合されており、そのため入出力端子
は特性インピーダンスが所定の抵抗（50Ω）の伝
送線路に直接接続される必要がある。しかしなが
ら、この接続は、第３図ａ，ｃからわかるよう
に、チツプ５０の表面に形成された入出力端子４
８，４９とボンデイングワイヤ５１，５２を介し
て行われるので、どうしてもボンデイングワイヤ
の寄生インダクタンスが加わることは避けられな
い。この寄生インダクタンスは超高周波動作のデ
バイスを得る上では特性上決定的に不利になると
いう欠点がある。
例えば、ボンデイングワイヤの寄生インダクタ
ンスの一例をあげると、ボンデイングワイヤの直
径を20μｍ、長さ１mmとしグランド平板電極から
0.15mmの位置でボンデイングしたとき、寄生イン
ダクタンスは1nH／mmとなる。
ンスの一例をあげると、ボンデイングワイヤの直
径を20μｍ、長さ１mmとしグランド平板電極から
0.15mmの位置でボンデイングしたとき、寄生イン
ダクタンスは1nH／mmとなる。
また、前記フリツプチツプ型のGaAsモノリシ
ツクFETアンプにおいては、ICチツプ上に形成
され且つ電極の一部分をAuメツキによつて形成
された厚さ数10μｍのバンプを上面のボンデイン
グ用の電極パターンに配置結合するが、電極パタ
ーンとICチツプのバンプが接続されているかど
うかをFETの構造上で確認できないという欠点
がある。
ツクFETアンプにおいては、ICチツプ上に形成
され且つ電極の一部分をAuメツキによつて形成
された厚さ数10μｍのバンプを上面のボンデイン
グ用の電極パターンに配置結合するが、電極パタ
ーンとICチツプのバンプが接続されているかど
うかをFETの構造上で確認できないという欠点
がある。
本発明の目的は、かかるボンデイングワイヤの
寄生インダクタンスを小さくし、且つ電極パター
ンの接続の確認も容易に行なえる半導体装置を提
供することにある。
寄生インダクタンスを小さくし、且つ電極パター
ンの接続の確認も容易に行なえる半導体装置を提
供することにある。
本発明は主表面に突出した複数個の金属電極部
を有する半導体チツプと、該半導体チツプの金属
電極部に特定の位置関係を有して配置結合された
TAB状のリード金属とを有する半導体装置にお
いて、下の面全面に金属を有し且つ上面に前記
TAB状のリード金属に対し配置結合される金属
パターンを有する誘電体上に前記半導体チツプの
主表面を下にして配置し、且つ前記TAB状のリ
ード金属が分布定数線路として所定の特性インピ
ーダンスを有するように前記誘電体の比誘電率に
応じて前記TAB状のリード金属の幅と前記誘電
体の厚さの比を特定の値に設定するように構成さ
れる。
を有する半導体チツプと、該半導体チツプの金属
電極部に特定の位置関係を有して配置結合された
TAB状のリード金属とを有する半導体装置にお
いて、下の面全面に金属を有し且つ上面に前記
TAB状のリード金属に対し配置結合される金属
パターンを有する誘電体上に前記半導体チツプの
主表面を下にして配置し、且つ前記TAB状のリ
ード金属が分布定数線路として所定の特性インピ
ーダンスを有するように前記誘電体の比誘電率に
応じて前記TAB状のリード金属の幅と前記誘電
体の厚さの比を特定の値に設定するように構成さ
れる。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図ａ〜ｃはそれぞれ本発明の第一の実施例
を説明するためのGaAsモノリシツクFETアンプ
の平面図、等価回路図および半導体チツプのマウ
ント側面図である。特に、第１図ａにおいては、
入力部にのみ直列インダクタンスと並列キヤパシ
タからなる整合回路が形成されているGaAsモノ
リシツクFETアンプを示す。
を説明するためのGaAsモノリシツクFETアンプ
の平面図、等価回路図および半導体チツプのマウ
ント側面図である。特に、第１図ａにおいては、
入力部にのみ直列インダクタンスと並列キヤパシ
タからなる整合回路が形成されているGaAsモノ
リシツクFETアンプを示す。
第１図ａに示すように、半絶縁性基板上にｎ型
の不純物をイオン注入したGaAsウエハ１上に、
AuGeNiなどのオーミツク金属のソース電極２と
ドレイン電極３およびWSiなどのシヨツトキ金属
のゲート電極４から構成されるFETと、ゲート
電極４に直列に接続されているインダクタンス成
分をもつ金属パターン５および入力端子付近で並
列に接続されているキヤパシタ６から構成される
入力整合回路とが形成されている。また、入出力
端子８，９は直接特性インピーダンスが50Ωの伝
送線路に接続される必要があるが、この入出力端
子８，９の一部分１２，１３およびグランド端子
７の一部分１１をAuメツキ等によつて15μｍ〜
20μｍの厚さのバンプ１５を形成する。これらバ
ンブと前記FETおよび入力整合回路によりモノ
リシツクFETアンプのチツプ１０が構成される。
の不純物をイオン注入したGaAsウエハ１上に、
AuGeNiなどのオーミツク金属のソース電極２と
ドレイン電極３およびWSiなどのシヨツトキ金属
のゲート電極４から構成されるFETと、ゲート
電極４に直列に接続されているインダクタンス成
分をもつ金属パターン５および入力端子付近で並
列に接続されているキヤパシタ６から構成される
入力整合回路とが形成されている。また、入出力
端子８，９は直接特性インピーダンスが50Ωの伝
送線路に接続される必要があるが、この入出力端
子８，９の一部分１２，１３およびグランド端子
７の一部分１１をAuメツキ等によつて15μｍ〜
20μｍの厚さのバンプ１５を形成する。これらバ
ンブと前記FETおよび入力整合回路によりモノ
リシツクFETアンプのチツプ１０が構成される。
第１図ｂは前述のようなGaAsのモノリシツク
FETアンプの等価回路図で、第３図ｂに示す等
価回路と同様になる。
FETアンプの等価回路図で、第３図ｂに示す等
価回路と同様になる。
次に、第１図ｃに示すように、このモノリシツ
クFETアンプのチツプ１０にTABボンデイング
を行う。ついで下の面全面に金属１９を蒸着し且
つ上面にTABのリード金属１６と配置結合する
ように特定の位置に形成された電極パターン１７
を有する誘電体１８上に、前記TABボンデイン
グされたモノリシツクFETアンプのチツプ１０
をアンプ回路１４が形成された主表面を下にして
配置する。更に、そのTABのリード金属１６が
分布定数線路の特性インピーダンスとして50Ωと
なるように、その誘電体１８の比誘電率に対して
TABのリード金属１６の幅Ｗと誘電体１８の厚
さＨの比を設定する。尚、その誘電体としてアル
ミナセラミツクを使用した場合、アルミナセラミ
ツクの比誘電率を９とするとTABのリード金属
の幅Ｗと誘電体の厚さＨの比Ｗ／ＨはＷ／Ｈ＝１
である。このようにしてGaAsモノリシツクFET
アンプが構成され、マウントの入出力端子８，９
に接続された電極パターン１７から高周波信号が
処理される。
クFETアンプのチツプ１０にTABボンデイング
を行う。ついで下の面全面に金属１９を蒸着し且
つ上面にTABのリード金属１６と配置結合する
ように特定の位置に形成された電極パターン１７
を有する誘電体１８上に、前記TABボンデイン
グされたモノリシツクFETアンプのチツプ１０
をアンプ回路１４が形成された主表面を下にして
配置する。更に、そのTABのリード金属１６が
分布定数線路の特性インピーダンスとして50Ωと
なるように、その誘電体１８の比誘電率に対して
TABのリード金属１６の幅Ｗと誘電体１８の厚
さＨの比を設定する。尚、その誘電体としてアル
ミナセラミツクを使用した場合、アルミナセラミ
ツクの比誘電率を９とするとTABのリード金属
の幅Ｗと誘電体の厚さＨの比Ｗ／ＨはＷ／Ｈ＝１
である。このようにしてGaAsモノリシツクFET
アンプが構成され、マウントの入出力端子８，９
に接続された電極パターン１７から高周波信号が
処理される。
尚、上記実施例はGaAsモノリシツクFETアン
プについて述べたが、高速バイポーラトランジス
タを有するMMIC回路、GaAs基板上に形成され
た変調ドープ構造を有するGaAsFET及びヘテロ
接合構造を持つHBT回路にも同様に適用できる。
プについて述べたが、高速バイポーラトランジス
タを有するMMIC回路、GaAs基板上に形成され
た変調ドープ構造を有するGaAsFET及びヘテロ
接合構造を持つHBT回路にも同様に適用できる。
第２図ａ，ｂはそれぞれ本発明の第二の実施例
を説明するための超高速動作のデイジタルLSIチ
ツプのブロツク構成図、および前記チツプのマウ
ント側面図である。
を説明するための超高速動作のデイジタルLSIチ
ツプのブロツク構成図、および前記チツプのマウ
ント側面図である。
第２図ａに示すように、このLSIチツプは主と
して入力信号が加わる入力端子電極２１、入力信
号レベルを内部論理レベルに変換する入力バツフ
ア２３、入力信号の論理をデイジタル処理する論
理機能ブロツク２４、出力の論理を内部論理レベ
ルから外部論理レベルへ変換する出力バツフア２
５、及びその出力レベルを取り出すための出力端
子電極２７から構成される。尚、入出力端子電極
２１，２７の一部分２２，２６はAuメツキによ
つて形成された15μｍ〜20μｍの厚さのバンプで
ある。
して入力信号が加わる入力端子電極２１、入力信
号レベルを内部論理レベルに変換する入力バツフ
ア２３、入力信号の論理をデイジタル処理する論
理機能ブロツク２４、出力の論理を内部論理レベ
ルから外部論理レベルへ変換する出力バツフア２
５、及びその出力レベルを取り出すための出力端
子電極２７から構成される。尚、入出力端子電極
２１，２７の一部分２２，２６はAuメツキによ
つて形成された15μｍ〜20μｍの厚さのバンプで
ある。
次に、第２図ｂに示すように、このLSIチツプ
にTABボンデイングを行う。次に、下面に金属
３４を蒸着し上面にボンデイング用の電極パター
ン３２を形成した誘電体３３から構成されるパツ
ケージ上に前記LSIチツプの論理回路２９が形成
された面を下にして配置する。更に、TABのリ
ード金属３１が分布定数線路の特性インピーダン
スとして50Ωとなるように誘電体の比誘電率に応
じてリード金属の幅Ｗと誘電体の厚さＨの比を設
定する。これにより、入出力端子電極から直接
50Ωの特性インピーダンスをもつ伝送線路に接続
され、従来のボンデイングワイヤによる寄生イン
ダクタンスを低減できる。
にTABボンデイングを行う。次に、下面に金属
３４を蒸着し上面にボンデイング用の電極パター
ン３２を形成した誘電体３３から構成されるパツ
ケージ上に前記LSIチツプの論理回路２９が形成
された面を下にして配置する。更に、TABのリ
ード金属３１が分布定数線路の特性インピーダン
スとして50Ωとなるように誘電体の比誘電率に応
じてリード金属の幅Ｗと誘電体の厚さＨの比を設
定する。これにより、入出力端子電極から直接
50Ωの特性インピーダンスをもつ伝送線路に接続
され、従来のボンデイングワイヤによる寄生イン
ダクタンスを低減できる。
以上説明したように、本発明はICチツプの信
号電極及び電源電極の一部分にバンプを形成し
TABボンデイングを行つたチツプを、下面に金
属を蒸着し上面にTABのリード金属と配置結合
された電極を有する誘電体上に配置し、その
TABのリード金属が分布定数線路の特性インピ
ーダンスを特定のインピーダンスになるように誘
電体の比誘電率に応じてTABのリード金属の幅
と誘電体の厚さの比を設定することにより、ボン
デイングワイヤの寄生インダクタンスを低減する
効果がある。すなわち、ICチツプ上に形成され
たバンプの大きさは100μｍ×100μｍ、高さ20μｍ
程であり、この場合の寄生インダクタンスはボン
デイングワイヤの寄生インダクタンスに比較して
も十分小さくすることができる。
号電極及び電源電極の一部分にバンプを形成し
TABボンデイングを行つたチツプを、下面に金
属を蒸着し上面にTABのリード金属と配置結合
された電極を有する誘電体上に配置し、その
TABのリード金属が分布定数線路の特性インピ
ーダンスを特定のインピーダンスになるように誘
電体の比誘電率に応じてTABのリード金属の幅
と誘電体の厚さの比を設定することにより、ボン
デイングワイヤの寄生インダクタンスを低減する
効果がある。すなわち、ICチツプ上に形成され
たバンプの大きさは100μｍ×100μｍ、高さ20μｍ
程であり、この場合の寄生インダクタンスはボン
デイングワイヤの寄生インダクタンスに比較して
も十分小さくすることができる。
また、フリツプチツプ型ICにおいては、一度
TABボンデイングを行うのでバンプ部と電極パ
ターンの接続確認が可能となる効果がある。
TABボンデイングを行うのでバンプ部と電極パ
ターンの接続確認が可能となる効果がある。
第１図ａ〜ｃはそれぞれ本発明の第一の実施例
を説明するためのGaAsモノリシツクFETアンプ
の平面図、等価回路図および半導体チツプのマウ
ント側面図、第２図ａ，ｂはそれぞれ本発明の第
二の実施例を説明するためのデイジタルLSIチツ
プのブロツク構成図、前記チツプのマウント側面
図、第３図ａ〜ｃはそれぞれ従来の一例を説明す
るためのGaAsモノリシツクFETアンプの平面
図、等価回路図および半導体チツプのマウント側
面図である。 １……GaAsウエハ、２……GaAsFETのソー
ス電極、３……GaAsFETのドレイン電極、４…
…GaAsFETのゲート電極、５……インダクタ、
６……キヤパシタ、７……グランド端子、８……
入力端子、９……出力端子、１０……GaAsモノ
リシツクFETアンプ（チツプ）、１１，１２，１
３……バンプ、１４……アンプ回路、１５……バ
ンプ、１６……TABのリード電極、１７……電
極パターン、１８……誘電体、１９……蒸着金
属、２１……入力端子電極、２２……バンプ、２
３……入力バツフア、２４……論理機能ブロツ
ク、２５……出力バツフア、２６……バンプ、２
７……出力端子電極、２８……デイジタルLSIチ
ツプ、２９……論理回路、３０……バンプ、３１
……TABのリード電極、３２……電極パターン、
３３……誘電体、３４……蒸着金属。
を説明するためのGaAsモノリシツクFETアンプ
の平面図、等価回路図および半導体チツプのマウ
ント側面図、第２図ａ，ｂはそれぞれ本発明の第
二の実施例を説明するためのデイジタルLSIチツ
プのブロツク構成図、前記チツプのマウント側面
図、第３図ａ〜ｃはそれぞれ従来の一例を説明す
るためのGaAsモノリシツクFETアンプの平面
図、等価回路図および半導体チツプのマウント側
面図である。 １……GaAsウエハ、２……GaAsFETのソー
ス電極、３……GaAsFETのドレイン電極、４…
…GaAsFETのゲート電極、５……インダクタ、
６……キヤパシタ、７……グランド端子、８……
入力端子、９……出力端子、１０……GaAsモノ
リシツクFETアンプ（チツプ）、１１，１２，１
３……バンプ、１４……アンプ回路、１５……バ
ンプ、１６……TABのリード電極、１７……電
極パターン、１８……誘電体、１９……蒸着金
属、２１……入力端子電極、２２……バンプ、２
３……入力バツフア、２４……論理機能ブロツ
ク、２５……出力バツフア、２６……バンプ、２
７……出力端子電極、２８……デイジタルLSIチ
ツプ、２９……論理回路、３０……バンプ、３１
……TABのリード電極、３２……電極パターン、
３３……誘電体、３４……蒸着金属。
Claims (1)
- １ 主表面に突出した複数個の金属電極部を有す
る半導体チツプと、該半導体チツプの金属電極部
に特定の位置関係を有して配置結合されたTAB
状のリード金属とを有する半導体装置において、
下の面全面に金属を有し且つ上面に前記TAB状
のリード金属に対し配置結合される金属パターン
を有する誘電体上に前記半導体チツプの主表面を
下にして配置し、且つ前記TAB状の前記リード
金属が分布定数線路として所定の特性インピーダ
ンスを有するように前記誘電体の比誘電率に応じ
て前記TAB状のリード金属の幅と前記誘電体の
厚さの比を特定の値に設定するようにしたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064604A JPS63229725A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064604A JPS63229725A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229725A JPS63229725A (ja) | 1988-09-26 |
| JPH0513539B2 true JPH0513539B2 (ja) | 1993-02-22 |
Family
ID=13263024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064604A Granted JPS63229725A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229725A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263897A (ja) * | 1990-03-14 | 1991-11-25 | Fujitsu Ltd | 混成集積回路の実装方法 |
| JPH10308478A (ja) * | 1997-03-05 | 1998-11-17 | Toshiba Corp | 半導体モジュール |
-
1987
- 1987-03-18 JP JP62064604A patent/JPS63229725A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63229725A (ja) | 1988-09-26 |
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