JPS6244658B2 - - Google Patents
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- Publication number
- JPS6244658B2 JPS6244658B2 JP56123429A JP12342981A JPS6244658B2 JP S6244658 B2 JPS6244658 B2 JP S6244658B2 JP 56123429 A JP56123429 A JP 56123429A JP 12342981 A JP12342981 A JP 12342981A JP S6244658 B2 JPS6244658 B2 JP S6244658B2
- Authority
- JP
- Japan
- Prior art keywords
- gates
- gate
- ffs
- output
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はLSI等の高集積化された論理装置にお
いて、入出力端子数削減等のためにトライステー
ト・ゲート出力を共通接続した回路を有し、かつ
それらトライステート・ゲートを制御するフリツ
プフロツプ（以下FFと記す）がいわゆるスキヤ
ン・イン／アウト対象になつている場合に、共通
接続されている複数のトライステート・ゲートが
同時にイネーブル（いわゆるバス・フアイトの状
態）されて素子破壊を生じるのを防止すること及
び診断の自由度を向上することを目的としたもの
である。
いて、入出力端子数削減等のためにトライステー
ト・ゲート出力を共通接続した回路を有し、かつ
それらトライステート・ゲートを制御するフリツ
プフロツプ（以下FFと記す）がいわゆるスキヤ
ン・イン／アウト対象になつている場合に、共通
接続されている複数のトライステート・ゲートが
同時にイネーブル（いわゆるバス・フアイトの状
態）されて素子破壊を生じるのを防止すること及
び診断の自由度を向上することを目的としたもの
である。
高度に集積化された論理装置では、入出力端子
を有効に利用するため、複数種類の信号（例えば
データとアドレス、または上位側データと下位側
データ等）が１組の端子を多重使用することが行
なわれる。その場合の一手段として、トライステ
ート・ゲートの出力を共通接続（ワイヤード・オ
ア）し、一時には１つのトライステート・ゲート
のみをイネーブルし、他は高インピーダンス状態
にすることが行なわれる。
を有効に利用するため、複数種類の信号（例えば
データとアドレス、または上位側データと下位側
データ等）が１組の端子を多重使用することが行
なわれる。その場合の一手段として、トライステ
ート・ゲートの出力を共通接続（ワイヤード・オ
ア）し、一時には１つのトライステート・ゲート
のみをイネーブルし、他は高インピーダンス状態
にすることが行なわれる。
また、このような高集積化された装置の診断の
ためには、その内部に含まれるFF群を直列接続
する手段をその本来の機能のための接続とは別に
設け、診断に当たつては直列接続されたFFに所
望“１”、“０”のパターンをシフト・インして診
断動作を行なわせ、その結果は再びFFを直列接
続してシフト・アウトするいわゆるスキヤン・イ
ン／アウトが行なわれている。
ためには、その内部に含まれるFF群を直列接続
する手段をその本来の機能のための接続とは別に
設け、診断に当たつては直列接続されたFFに所
望“１”、“０”のパターンをシフト・インして診
断動作を行なわせ、その結果は再びFFを直列接
続してシフト・アウトするいわゆるスキヤン・イ
ン／アウトが行なわれている。
ところで上記トライステート・ゲートの制御信
号は直接間接にFFにより作成されており、かつ
そのFFは一般にスキヤン・イン／アウトの対象
に含まれている。そして通常動作時にはこれら
FFの値は、２以上のトライステート・ゲートが
同時にイネーブルされないような値になつている
筈であるが、スキヤン・イン／アウト動作の過程
においては如何なる値が一時的にセツトされるか
は保証の限りではない。そしてもし２以上のトラ
イステート・ゲートが同時にイネーブルされ、か
つそれらの出力データが異なつていれば素子破壊
の危険が生じる。
号は直接間接にFFにより作成されており、かつ
そのFFは一般にスキヤン・イン／アウトの対象
に含まれている。そして通常動作時にはこれら
FFの値は、２以上のトライステート・ゲートが
同時にイネーブルされないような値になつている
筈であるが、スキヤン・イン／アウト動作の過程
においては如何なる値が一時的にセツトされるか
は保証の限りではない。そしてもし２以上のトラ
イステート・ゲートが同時にイネーブルされ、か
つそれらの出力データが異なつていれば素子破壊
の危険が生じる。
また診断の一手法として特定のトライステー
ト・ゲートのみを有効化した状態で一連の動作を
行なわせることができれば、きめ細かな診断が可
能となるが、そのための制御FFも当然スキヤ
ン・イン／アウトの対象となり、スキヤン動作中
における値はやはり保証し難い。
ト・ゲートのみを有効化した状態で一連の動作を
行なわせることができれば、きめ細かな診断が可
能となるが、そのための制御FFも当然スキヤ
ン・イン／アウトの対象となり、スキヤン動作中
における値はやはり保証し難い。
本発明はこのような問題を解決し、バス・フア
イトを防止し、かつ診断時には任意のトライステ
ート・ゲートのみを有効化して動作可能とするこ
とを目的としている。以下図面により詳細に説明
する。
イトを防止し、かつ診断時には任意のトライステ
ート・ゲートのみを有効化して動作可能とするこ
とを目的としている。以下図面により詳細に説明
する。
第１図は従来一般のトライステート・ゲートを
用いた回路の一例であり、１，２，３はトライス
テート、４〜８はFF、９はオア・ゲート、１０
はワイヤード・オア（実際は単に共通接続してあ
るだけ）を示す。FF５〜７をそれぞれトライス
テート・ゲート１〜３の制御に用いられるFF、
またFF４及びFF８はその他の制御のためのFF
であり、通常時はFF５〜７のうちの複数が同時
にオンされることはないように動作する。しかし
他のFFへの設定パターンによつてはスキヤン・
イン／アウトの過程において、FF５〜７のうち
の複数がオン状態になることが有り得、その場合
いわゆるバス・フアイトとなつてトライステー
ト・ゲート１〜３の素子が破壊されることがあ
る。
用いた回路の一例であり、１，２，３はトライス
テート、４〜８はFF、９はオア・ゲート、１０
はワイヤード・オア（実際は単に共通接続してあ
るだけ）を示す。FF５〜７をそれぞれトライス
テート・ゲート１〜３の制御に用いられるFF、
またFF４及びFF８はその他の制御のためのFF
であり、通常時はFF５〜７のうちの複数が同時
にオンされることはないように動作する。しかし
他のFFへの設定パターンによつてはスキヤン・
イン／アウトの過程において、FF５〜７のうち
の複数がオン状態になることが有り得、その場合
いわゆるバス・フアイトとなつてトライステー
ト・ゲート１〜３の素子が破壊されることがあ
る。
第２図は本発明の一実施例回路図であり、第１
図と同一記号は同一のものを示し、また１１，１
２は本発明によつて設けられる制御用FFであ
り、１３は該制御用FF１１，１２からの出力を
２進数とみなし、それをデコードして複数の出力
線のうちの１つのみをオンにするいわゆるnC1デ
コーダである。
図と同一記号は同一のものを示し、また１１，１
２は本発明によつて設けられる制御用FFであ
り、１３は該制御用FF１１，１２からの出力を
２進数とみなし、それをデコードして複数の出力
線のうちの１つのみをオンにするいわゆるnC1デ
コーダである。
例えば入力２進数が２ビツトなら出力線は４本
あつて入力２進数値の“00”〜“11”に対応して
一番目〜四番目の線のみがオン、他はオフとされ
る（なお、ここでオン、オフとは例えば論理値
“１”、“０”を意味する）。１４〜１６はANDゲ
ート、１７〜１９は第３図に示す如きゲートであ
る。FF１１，１２もスキヤン・イン／アウト対
象に含まれ、FF４〜８と直列接続される。
あつて入力２進数値の“00”〜“11”に対応して
一番目〜四番目の線のみがオン、他はオフとされ
る（なお、ここでオン、オフとは例えば論理値
“１”、“０”を意味する）。１４〜１６はANDゲ
ート、１７〜１９は第３図に示す如きゲートであ
る。FF１１，１２もスキヤン・イン／アウト対
象に含まれ、FF４〜８と直列接続される。
上記実施例ではテスト中か否か、及びスキヤン
中か否かの２つの条件の組合わせによつて４種の
状態が存在し得る。先ずテスト中でもなく、スキ
ヤン中でもない状態、即ち通常の動作状態では第
３図から明らかな様にTEST＝０のため、１入力
をインバートしたANDゲート１６２の出力は
“０”、又SCAN＝０の為、NORゲート１６１の出
力は“１”となりゲート１７の出力は“１”とな
る。同様にゲート１８，１９の出力も“１”とな
りトライステート・ゲート１〜３はFF５〜７の
値に応じて制御される。
中か否かの２つの条件の組合わせによつて４種の
状態が存在し得る。先ずテスト中でもなく、スキ
ヤン中でもない状態、即ち通常の動作状態では第
３図から明らかな様にTEST＝０のため、１入力
をインバートしたANDゲート１６２の出力は
“０”、又SCAN＝０の為、NORゲート１６１の出
力は“１”となりゲート１７の出力は“１”とな
る。同様にゲート１８，１９の出力も“１”とな
りトライステート・ゲート１〜３はFF５〜７の
値に応じて制御される。
またテスト中でなくてスキヤン中である場合、
即ち通常動作中においてたまたま内部状態のスキ
ヤン・アウトが必要になつたような場合には、第
３図から明らかな様に、TEST＝０のため、１入
力をインバートしたANDゲート１６２の出力は
“０”、又SCAN＝１のため、NORゲート１６１の
出力は“０”となる。同様にゲート１８，１９の
出力も“０”となる。即ち、全てのトライステー
ト・ゲート１〜３は無効化される。よつてスキヤ
ン動作につれてFF５〜７に如何なる値が一時的
に現れようとワイヤードオア１０に入力されるト
ライステートゲート入力はハイインピーダンス状
態となつている。またテスト中であつてスキヤン
中でない場合にはTEST＝１のため１入力をイン
バートしたANDゲート１６２の出力はnC1デコー
ダ１３の出力と同じになる。SCAN＝０の為、
NORゲート１６１の出力はnC1デコーダ１３の出
力と同じになり、FF5５〜７の値に応じてトライ
ステートゲートのいづれかを制御し、論理装置の
動作をテストすることができる。またテスト中で
あつて、かつスキヤン中の場合には、同様に、
TEST＝１のため、１入力をインバートした
ANDゲート１６２の出力はnC1デコーダ１３の出
力と同じになり、SCAN＝１のため、NOR１６１
の出力は“０”となりゲート１７の出力は“０”
となる。同様にゲート１８，１９の出力も“０”
となる。従つて前記と同様にワイヤードオア１０
はハイインピーダンス状態になる。
即ち通常動作中においてたまたま内部状態のスキ
ヤン・アウトが必要になつたような場合には、第
３図から明らかな様に、TEST＝０のため、１入
力をインバートしたANDゲート１６２の出力は
“０”、又SCAN＝１のため、NORゲート１６１の
出力は“０”となる。同様にゲート１８，１９の
出力も“０”となる。即ち、全てのトライステー
ト・ゲート１〜３は無効化される。よつてスキヤ
ン動作につれてFF５〜７に如何なる値が一時的
に現れようとワイヤードオア１０に入力されるト
ライステートゲート入力はハイインピーダンス状
態となつている。またテスト中であつてスキヤン
中でない場合にはTEST＝１のため１入力をイン
バートしたANDゲート１６２の出力はnC1デコー
ダ１３の出力と同じになる。SCAN＝０の為、
NORゲート１６１の出力はnC1デコーダ１３の出
力と同じになり、FF5５〜７の値に応じてトライ
ステートゲートのいづれかを制御し、論理装置の
動作をテストすることができる。またテスト中で
あつて、かつスキヤン中の場合には、同様に、
TEST＝１のため、１入力をインバートした
ANDゲート１６２の出力はnC1デコーダ１３の出
力と同じになり、SCAN＝１のため、NOR１６１
の出力は“０”となりゲート１７の出力は“０”
となる。同様にゲート１８，１９の出力も“０”
となる。従つて前記と同様にワイヤードオア１０
はハイインピーダンス状態になる。
以上の如くの実施例によればゲート１４〜１６
及びゲート１７〜１９を設けてスキヤン動作中に
おいては制御信号を禁止することによりワイアー
ドオア１０がハイインピーダンス状態となる。さ
らにテスト時においてFF１１，１２にセツトさ
れるパターンが例え誤まつたパターンであつて
も、デコーダ１３を介してnC1論理をとることに
より、デコーダ１３の出力は高々１本のみがオン
するのでテスト中においてもバスフアイト防止は
保証される。
及びゲート１７〜１９を設けてスキヤン動作中に
おいては制御信号を禁止することによりワイアー
ドオア１０がハイインピーダンス状態となる。さ
らにテスト時においてFF１１，１２にセツトさ
れるパターンが例え誤まつたパターンであつて
も、デコーダ１３を介してnC1論理をとることに
より、デコーダ１３の出力は高々１本のみがオン
するのでテスト中においてもバスフアイト防止は
保証される。
第４図は本発明の他の実施例を示す概略ブロツ
ク図であり、２０は第２図におけるFF４〜８の
ような一般のFF、２１は第２図におけるFF１１
〜１２のような共通接続される一群のトライステ
ート・ゲートの制御用FF、２２，２３は第２図
と同様な他の一群のトライステート・ゲートの制
御用FF、２４〜２６は第２図のデコーダ１３と
同様なそれぞれ対応する制御用FF群２１〜２３
のデコード回路であり、一般FF群２０とすべて
の制御用FF群２１〜２３が直列に接続されてス
キヤン・イン／アウトされる場合を示している。
ク図であり、２０は第２図におけるFF４〜８の
ような一般のFF、２１は第２図におけるFF１１
〜１２のような共通接続される一群のトライステ
ート・ゲートの制御用FF、２２，２３は第２図
と同様な他の一群のトライステート・ゲートの制
御用FF、２４〜２６は第２図のデコーダ１３と
同様なそれぞれ対応する制御用FF群２１〜２３
のデコード回路であり、一般FF群２０とすべて
の制御用FF群２１〜２３が直列に接続されてス
キヤン・イン／アウトされる場合を示している。
第５図は一般FF群２０と診断時制御用FF群２
１〜２３とをマルチプレクサ２７で切分けてスキ
ヤン動作を行なうようにした本発明の他の実施例
である。
１〜２３とをマルチプレクサ２７で切分けてスキ
ヤン動作を行なうようにした本発明の他の実施例
である。
以上の如く本発明においては、診断時制御用
FF１１，１２及びゲート１４〜１６を設けるこ
とによつて、所望のトライステート・ゲートを指
定してきめ細かいテストが可能となる。またゲー
ト１７〜１９を設けてスキヤン時にはすべてのト
ライステート・ゲートを無効化することによつ
て、スキヤン時に生じ得るFF値の過渡的な混乱
に基づくバス・フアイトを防止し、さらにnC1デ
コーダ１３を設けることによつて、万一FF１
１，１２へのスキヤン・イン・パターンに誤まり
があつても、バス・フアイト防止を保証してお
り、高集積度のLSI等の診断において大きな効果
を生ずるものである。
FF１１，１２及びゲート１４〜１６を設けるこ
とによつて、所望のトライステート・ゲートを指
定してきめ細かいテストが可能となる。またゲー
ト１７〜１９を設けてスキヤン時にはすべてのト
ライステート・ゲートを無効化することによつ
て、スキヤン時に生じ得るFF値の過渡的な混乱
に基づくバス・フアイトを防止し、さらにnC1デ
コーダ１３を設けることによつて、万一FF１
１，１２へのスキヤン・イン・パターンに誤まり
があつても、バス・フアイト防止を保証してお
り、高集積度のLSI等の診断において大きな効果
を生ずるものである。
第１図はトライステート・ゲートを用いた論理
装置の一従来例回路図、第２図は本発明の一実施
例回路図、第３図は第２図の一部詳細回路図、第
４図は本発明の他の実施例の概略ブロツク図、第
５図は本発明のさらに他の実施例の概略ブロツク
図である。 第２図において、１〜３はトライステート・ゲ
ート、４〜８はFF、９はORゲート、１０はワイ
ヤード、オア、１１，１２は診断時制御用FF、
１３はnC1デコーダ、１７〜１９はゲート、１６
１，１７１はNORゲート、１６２，１７２は１
入力インバートしたANDゲート。
装置の一従来例回路図、第２図は本発明の一実施
例回路図、第３図は第２図の一部詳細回路図、第
４図は本発明の他の実施例の概略ブロツク図、第
５図は本発明のさらに他の実施例の概略ブロツク
図である。 第２図において、１〜３はトライステート・ゲ
ート、４〜８はFF、９はORゲート、１０はワイ
ヤード、オア、１１，１２は診断時制御用FF、
１３はnC1デコーダ、１７〜１９はゲート、１６
１，１７１はNORゲート、１６２，１７２は１
入力インバートしたANDゲート。
Claims (1)
- 【特許請求の範囲】 １ スキヤン・インまたはスキヤン・アウトの対
象とされる第１群のフリツプ・フロツプと、それ
ら第１群のフリツプ・フロツプの出力によつて制
御され、かつ出力が共通接続される複数のトライ
ステート・ゲートとを有する論理装置において、 スキヤン・インの対象とされる第２群のフリツ
プ・フロツプと、それら第２群のフリツプ・フロ
ツプの出力をデコードするnC1デコーダ回路と、
該nC1デコーダ回路の出力をスキヤン動作時には
すべて無効化し、診断時にはそのまま伝達し、診
断時でもスキヤン動作時でもないときはすべて有
効化する第１のゲート手段と、該第１のゲート手
段出力によつて上記第１群のフリツプ・フロツプ
の出力をそれぞれゲートして上記各トライステー
ト・ゲートに与える第２のゲート手段とを設けた
ことを特徴とする論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123429A JPS5824943A (ja) | 1981-08-06 | 1981-08-06 | 論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123429A JPS5824943A (ja) | 1981-08-06 | 1981-08-06 | 論理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824943A JPS5824943A (ja) | 1983-02-15 |
| JPS6244658B2 true JPS6244658B2 (ja) | 1987-09-22 |
Family
ID=14860342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56123429A Granted JPS5824943A (ja) | 1981-08-06 | 1981-08-06 | 論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824943A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147937A (en) * | 1975-06-14 | 1976-12-18 | Fujitsu Ltd | Logic circuit device |
-
1981
- 1981-08-06 JP JP56123429A patent/JPS5824943A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5824943A (ja) | 1983-02-15 |
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