JPS6247374B2 - - Google Patents
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- JPS6247374B2 JPS6247374B2 JP54024728A JP2472879A JPS6247374B2 JP S6247374 B2 JPS6247374 B2 JP S6247374B2 JP 54024728 A JP54024728 A JP 54024728A JP 2472879 A JP2472879 A JP 2472879A JP S6247374 B2 JPS6247374 B2 JP S6247374B2
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- loop
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- detector
- variable attenuator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は自動利得制御回路を備えた位相同期回
路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a phase locked circuit with an automatic gain control circuit.
まず第1図を参照して位相同期ループの構成を
説明する。1は、位相比較器、2は低域ろ波器、
3は電圧制御発振器でたとえば4を入力、5を出
力としてFM信号の復調器等に利用される。位相
比較器1は、4から入力される信号と、電圧制御
発振器3(VCO)出力の位相を比較し位相差に
比例した出力電圧を発生する。また、位相比較器
の出力の振幅値と入力信号の電圧との関係は次の
ようになつている。すなわち4の入力信号の電圧
をB,VCO出力の電圧をA,AとBの位相差を
θとすると、位相比較器の出力は、A≫Bのと
き、2ABsinθ/(A+B)≒2Bsinθとなる。こ
のように、位相比較器の出力は、入力信号の電圧
に比例して変化するので、位相比較器の検波感度
Vd、低域ろ波器の利得F,VCOの変調感度Vkの
積F・Vd・Vkで規定される位相同期ループの開
ループゲインは、上記のように入力信号レベルに
比例する。仮に入力信号レベルが上昇したとする
と、位相同期回路のループゲインも上昇するが、
位相同期回路は、本質的に負帰還ループであるの
で開ループゲインが1になる周波数での位相遅れ
が180゜になると発振を起こし、ループが不安定
になる。開ループゲインが1になる周波数が高い
ほど位相遅れが大きくなつて発振を起こしやすく
なることが多いので、開ループゲインが高いほ
ど、また低域ろ波器の阻止周波数が高いほど発振
が起こりやすい。 First, the configuration of the phase locked loop will be explained with reference to FIG. 1 is a phase comparator, 2 is a low-pass filter,
3 is a voltage controlled oscillator which is used, for example, as an FM signal demodulator, with 4 as an input and 5 as an output. The phase comparator 1 compares the phase of the signal input from 4 with the output of the voltage controlled oscillator 3 (VCO), and generates an output voltage proportional to the phase difference. Further, the relationship between the amplitude value of the output of the phase comparator and the voltage of the input signal is as follows. In other words, if the voltage of the input signal in step 4 is B, the voltage of the VCO output is A, and the phase difference between A and B is θ, the output of the phase comparator is 2ABsinθ/(A+B)≒2Bsinθ when A≫B. . In this way, the output of the phase comparator changes in proportion to the voltage of the input signal, so the detection sensitivity of the phase comparator
The open loop gain of the phase-locked loop defined by the product F·Vd·Vk of Vd, the gain F of the low-pass filter, and the modulation sensitivity Vk of the VCO is proportional to the input signal level as described above. If the input signal level increases, the loop gain of the phase-locked circuit will also increase, but
Since a phase-locked circuit is essentially a negative feedback loop, if the phase delay at the frequency where the open loop gain is 1 becomes 180 degrees, oscillation will occur and the loop will become unstable. The higher the frequency at which the open-loop gain becomes 1, the larger the phase lag and the more likely oscillation will occur, so the higher the open-loop gain and the higher the stopping frequency of the low-pass filter, the more likely oscillation will occur. .
逆に、ループゲインが下がりすぎると、入力信
号とVCOの位相差がループで充分に圧縮されな
くなり、位相比較器で同期はずれが起こる。 Conversely, if the loop gain is too low, the phase difference between the input signal and the VCO will not be sufficiently compressed by the loop, and the phase comparator will lose synchronization.
このように信号レベルが変動する条件で使用さ
れる位相同期ループは信号レベルが変動すること
によつて、位相同期ループのループゲインが変動
して、条件によつてはループが不安定になる。こ
れを避けるため自動利得制御回路(AGC)を用
いて位相比較器の入力信号レベルを常に一定に保
つ必要がある。 In a phase-locked loop used under such conditions where the signal level fluctuates, the loop gain of the phase-locked loop fluctuates as the signal level fluctuates, making the loop unstable depending on the conditions. To avoid this, it is necessary to use an automatic gain control circuit (AGC) to keep the input signal level of the phase comparator constant.
第2図は、70MHzのFM変調波を1700MHzの位
相同期回路を利用して復調する従来のFM復調器
の一例である。1は位相比較器、2は低域ろ波
器、3は電圧制御発振器、6はAGC増幅器、7
は可変減衰器、8は混合器、9は帯域ろ波器、1
0はIF増幅器、11は局部発振器である。1―
6―7―8―9―10―1で負帰還ループが形成
され位相比較器1内の検波器の検波電圧の大きさ
によつて可変減衰器7の減衰量が制御され、4に
おける信号レベルが一定に保たれる。 FIG. 2 is an example of a conventional FM demodulator that demodulates a 70MHz FM modulated wave using a 1700MHz phase synchronization circuit. 1 is a phase comparator, 2 is a low-pass filter, 3 is a voltage controlled oscillator, 6 is an AGC amplifier, 7
is a variable attenuator, 8 is a mixer, 9 is a bandpass filter, 1
0 is an IF amplifier, and 11 is a local oscillator. 1-
A negative feedback loop is formed in 6-7-8-9-10-1, and the amount of attenuation of the variable attenuator 7 is controlled by the magnitude of the detected voltage of the detector in the phase comparator 1, and the signal level at 4 is is kept constant.
上記AGC回路の検波器としては、位相比較器
と同一回路構成で、位相比較器の特性と90゜の位
相差のある特性をもつ直交検波器を用いるのが望
ましい。その理由は、信号に雑音が重畳されてい
る場合、普通の検波器では信号と一緒に広帯域雑
音も検波してしまい実際の信号レベルが下がつて
しまうのに対し、直交検波器は狭帯域の検波器な
ので、上記のような欠点がないこと、位相検波器
と同一の検波回路を用いるので位相比較器の検波
器と温度特性が補償されること等であり、位相同
期回路をFM高感度復調器に応用した場合などに
は信号が雑音にうもれているので特に必要とな
る。 As the detector for the AGC circuit, it is desirable to use a quadrature detector that has the same circuit configuration as the phase comparator and has a characteristic that has a phase difference of 90° from that of the phase comparator. The reason for this is that when noise is superimposed on a signal, a normal detector detects the broadband noise along with the signal, resulting in a drop in the actual signal level, whereas a quadrature detector Since it is a wave detector, it does not have the drawbacks mentioned above, and since it uses the same detection circuit as the phase detector, the temperature characteristics of the phase comparator are compensated for. This is especially necessary when applied to devices, where the signal is buried in noise.
しかし、直交検波器を使用した従来のAGC回
路では、何らかの原因で、ひとたび位相同期がは
ずれた状態になると、検波器出力が低くなつたま
まとなり、AGCのループに正帰還がかかり位相
比較器の入力信号レベルが上昇して、場合によつ
ては前記のようにループで発振が起こり、位相同
期ループの不安定な状態が持続してしまうことが
起こる。 However, in conventional AGC circuits using quadrature detectors, once the phase synchronization is lost for some reason, the detector output remains low and positive feedback is applied to the AGC loop, causing the phase comparator to If the input signal level increases, oscillation may occur in the loop as described above, and the unstable state of the phase-locked loop may continue.
これは、たとえば入力信号の最初の投入時と
か、入力信号レベルが急激に上昇した時に発生す
る。 This occurs, for example, when the input signal is first applied or when the input signal level rises rapidly.
本発明の目的は、これらの欠点を解決した位相
同期回路を提供することにある。 An object of the present invention is to provide a phase-locked circuit that solves these drawbacks.
前記目的を達成するために本発明による位相同
期回路は位相同期ループにおいて、直交検波器と
この出力によつて制御される可変減衰器を備え、
この可変減衰器の減衰量を変えて前記位相同期ル
ープの入力信号レベルを常に一定に保つ自動振幅
制御手段を備えた位相同期回路において、前記可
変減衰器と位相比較器の間に第2の検波器を備
え、第2の検波器の検波電圧が予め定められた値
以下のときは、位相同期ループに作用せず第2の
検波器の検波電圧が予め定められた値を越えたと
き前記可変減衰器を制御して位相同期ループの入
力信号レベルを下げる手段を備え、前記可変減衰
器の前における信号レベルが変化しても同期はず
れを起こすことなく、位相同期を得ることができ
るように構成してある。 To achieve the above object, the phase-locked circuit according to the present invention includes a quadrature detector and a variable attenuator controlled by the output of the quadrature detector in the phase-locked loop.
In the phase-locked circuit equipped with an automatic amplitude control means that keeps the input signal level of the phase-locked loop constant by changing the amount of attenuation of the variable attenuator, a second detection circuit is provided between the variable attenuator and the phase comparator. When the detected voltage of the second detector is below a predetermined value, it does not act on the phase-locked loop, and when the detected voltage of the second detector exceeds the predetermined value, the variable The apparatus includes means for controlling an attenuator to lower the input signal level of the phase-locked loop, and is configured to be able to obtain phase synchronization without causing synchronization even if the signal level in front of the variable attenuator changes. It has been done.
上記構成によればどのような条件の元でも同期
はずれを起すことはないのでAGC用検波器に直
交検波器を用いることができる。 According to the above configuration, synchronization does not occur under any conditions, so a quadrature detector can be used as the AGC detector.
以下、図面を参照して本発明をさらに詳しく説
明する。 Hereinafter, the present invention will be explained in more detail with reference to the drawings.
第3図は、本発明を第2図で示したFM復調器
に適用した実施例であつて、1は位相比較器、2
は低域ろ波器、3は電圧制御発振器、4は位相同
期ループの入力、5は同出力、6はAGC増幅
器、7は可変減衰器、8は混合器、9は帯域ろ波
器、10は増幅器、11は局部発振器、12は検
波器、13は増幅器、14,15はダイオードで
ある。 FIG. 3 shows an embodiment in which the present invention is applied to the FM demodulator shown in FIG.
is a low-pass filter, 3 is a voltage controlled oscillator, 4 is the input of the phase-locked loop, 5 is the same output, 6 is the AGC amplifier, 7 is the variable attenuator, 8 is the mixer, 9 is the bandpass filter, 10 is an amplifier, 11 is a local oscillator, 12 is a detector, 13 is an amplifier, and 14 and 15 are diodes.
7―12―8―9―10―1―6―15―7で
構成されるAGCループと、7―12―13―1
4―7で構成されるループはどちらも負帰還ルー
プで4における信号レベルが高くなると、減衰量
を増加させる方向に、可変減衰器7を制御する。
増幅器13は、検波器12の検波電圧があらかじ
め定められたしきい値を越えると、増幅器として
動作するが検波電圧がしきい値以下の間は、増幅
器13の出力電圧は、充分高い電位に保持されダ
イオード14は導通しないようになつている。 AGC loop consisting of 7-12-8-9-10-1-6-15-7 and 7-12-13-1
Both of the loops 4-7 are negative feedback loops, and when the signal level at 4 becomes high, the variable attenuator 7 is controlled to increase the amount of attenuation.
The amplifier 13 operates as an amplifier when the detected voltage of the detector 12 exceeds a predetermined threshold, but while the detected voltage is below the threshold, the output voltage of the amplifier 13 is maintained at a sufficiently high potential. Therefore, the diode 14 is not conductive.
14,15は切換スイツチの役割を果すダイオ
ードで6と13の2つの増幅器のうち、出力電圧
が低い方の増幅器に接続されているダイオードの
みが導通し、可変減衰器7が導通した方のダイオ
ードを含むループによつて制御される。したがつ
て可変減衰器7が一方のループによつて制御され
ている間は、他方の制御回路は、ループから切り
離されて、何ら他のループに影響を与えない。 14 and 15 are diodes that serve as selector switches; of the two amplifiers 6 and 13, only the diode connected to the one with the lower output voltage is conductive, and the diode connected to the variable attenuator 7 is conductive. is controlled by a loop containing Therefore, while the variable attenuator 7 is controlled by one loop, the other control circuit is separated from the loop and does not affect any other loop.
次に、これを動作させるには、7―12―13
―14―7のループで定まる4の信号レベルを、
ループが発振を起こさない範囲内で、7―12―
8―9―10―1―6―15―7で構成される
AGCループで定まる4の信号レベルより、あら
かじめ高く設定しておく。このように設定されて
いるから、4の信号レベルが7―12―13―1
4―7のループで定まる信号レベルより低い間、
AGC増幅器6の出力電圧は、増幅器13の出力
電圧より低いので、ダイオード15のみが導通
し、可変減衰器7は、7―12―8―9―10―
1―6―15―7のループによつて制御され位相
同期ループは同期している。 Next, to make this work, 7-12-13
- The signal level of 4 determined by the loop of 14-7,
7-12- within the range where the loop does not cause oscillation.
Consists of 8-9-10-1-6-15-7
Set it in advance higher than the signal level 4 determined by the AGC loop. Since it is set like this, the signal level of 4 is 7-12-13-1
While the signal level is lower than the one determined by loop 4-7,
Since the output voltage of the AGC amplifier 6 is lower than the output voltage of the amplifier 13, only the diode 15 is conductive, and the variable attenuator 7 is 7-12-8-9-10-
The phase locked loop is controlled by a 1-6-15-7 loop and is synchronized.
4の信号レベルが7―12―13―14―7の
ループで定まる信号レベルより高くなると、増幅
器13が動作を開始し、増幅器13の出力電圧
は、AGC増幅器6の出力電圧より低くなるの
で、前記の場合と反対に、ダイオード14のみが
導通して、可変減衰器7は7―12―13―14
―7のループのみによつて制御される。 When the signal level of 4 becomes higher than the signal level determined by the loop 7-12-13-14-7, the amplifier 13 starts operating, and the output voltage of the amplifier 13 becomes lower than the output voltage of the AGC amplifier 6. Contrary to the previous case, only the diode 14 is conducting and the variable attenuator 7 is 7-12-13-14
-7 loop only.
このような構成になつているから、検波器1に
前述の直交検波器を用いた場合に、入力信号が投
入されたり急に入力信号レベルが上昇して4の信
号レベルが上昇しようとしても、7―12―13
―14―7のループによつて4の信号レベルの上
昇は、位相同期ループが発振を起こさないレベル
に押さえられ、位相同期がはずれるのを防ぐ。1
―2―3―1のループの位相が同期している間は
4のレベルは7―12―8―9―10―1―6―
15―7のAGCループで一定に保たれており、
以上のことから、どのような条件のもとでも位相
同期がはずれることがない。 Because of this configuration, when the above-mentioned quadrature detector is used as the detector 1, even if an input signal is input or the input signal level suddenly increases and the signal level of 4 attempts to rise, 7-12-13
The rise in the signal level of 4 is suppressed by the loop of -14-7 to a level that does not cause oscillation of the phase-locked loop, thereby preventing the phase lock from being lost. 1
-While the phase of the loop of 2-3-1 is synchronized, the level of 4 is 7-12-8-9-10-1-6-
It is kept constant by the 15-7 AGC loop,
From the above, phase synchronization will not be lost under any conditions.
第4図は本発明の第2の実施例を示す構成図で
ある。第3図の実施例では、導通、不導通にして
ダイオードスイツチを増幅器6あるいは13と、
可変減衰器7を接続していたが第4図のように、
コンパレータ16を検波器の出力に接続しさらに
13の出力を6の入力に接続し、信号レベルが上
昇して検波器12の検波電圧が定められたしきい
値を越えると16から6にバイアス電圧を与え、
可変減衰器7の減衰量を増大させる方法でも同じ
効果が得られる。 FIG. 4 is a block diagram showing a second embodiment of the present invention. In the embodiment shown in FIG. 3, the diode switch is connected to the amplifier 6 or 13 by making it conductive or non-conducting.
The variable attenuator 7 was connected, but as shown in Figure 4,
The comparator 16 is connected to the output of the detector, and the output of 13 is connected to the input of 6. When the signal level rises and the detection voltage of the detector 12 exceeds a predetermined threshold, the bias voltage changes from 16 to 6. give,
The same effect can be obtained by increasing the amount of attenuation of the variable attenuator 7.
以上説明したように、本発明による位相同期回
路は信号レベルが急上昇しても位相同期がはずれ
ることがないので、AGCループの検波器に前述
のように特性の良好な直交検波器を用いることが
できる利点がある。 As explained above, the phase-locked circuit according to the present invention does not lose phase lock even if the signal level suddenly increases, so it is possible to use a quadrature detector with good characteristics as described above for the AGC loop detector. There are advantages that can be achieved.
第1図は位相同期回路の構成図、第2図は位相
同期回路をFM復調器に応用した従来の構成図、
第3図は本発明を第2図のFM復調器に適用した
第1の実施例を示す構成図、第4図は、本発明を
第2図のFM復調器に適用した第2の実施例を示
す構成図である。
1…位相比較器、2…低域ろ波器、3…電圧制
御発振器、4…位相同期ループの入力、5…同出
力、6…AGC増幅器、7…可変減衰器、8…混
合器、9…帯域ろ波器、10…増幅器、11…局
部発振器、12…検波器、13…増幅器、14,
15…ダイオード、16…コンパレータ。
Figure 1 is a configuration diagram of a phase-locked circuit, Figure 2 is a conventional configuration diagram in which a phase-locked circuit is applied to an FM demodulator,
FIG. 3 is a block diagram showing a first embodiment in which the present invention is applied to the FM demodulator shown in FIG. 2, and FIG. 4 is a block diagram showing a second embodiment in which the present invention is applied to the FM demodulator shown in FIG. FIG. 1... Phase comparator, 2... Low-pass filter, 3... Voltage controlled oscillator, 4... Phase locked loop input, 5... Same output, 6... AGC amplifier, 7... Variable attenuator, 8... Mixer, 9 ...bandpass filter, 10...amplifier, 11...local oscillator, 12...detector, 13...amplifier, 14,
15...Diode, 16...Comparator.
Claims (1)
の出力によつて制御される可変減衰器を備え、こ
の可変減衰器の減衰量を変えて前記位相同期ルー
プの入力信号レベルを常に一定に保つ自動振幅制
御手段を備えた位相同期回路において、前記可変
減衰器と位相比較器の間に第2の検波器を備え、
第2の検波器の検波電圧が予め定められた値以下
のときは、位相同期ループに作用せず第2の検波
器の検波電圧が予め定められた値を越えたとき前
記可変減衰器を制御して、位相同期ループの入力
信号レベルを下げる手段を備え、前記可変減衰器
の前における信号レベルが変化しても同期はずれ
を起こすことなく、位相同期を得ることができる
ように構成した位相同期回路。1 The phase-locked loop is equipped with a quadrature detector and a variable attenuator controlled by the output of the quadrature detector, and an automatic amplitude system that maintains the input signal level of the phase-locked loop always constant by changing the amount of attenuation of the variable attenuator. A phase locked circuit including a control means, comprising a second detector between the variable attenuator and the phase comparator,
When the detected voltage of the second wave detector is below a predetermined value, it does not act on the phase locked loop, and when the detected voltage of the second wave detector exceeds a predetermined value, the variable attenuator is controlled. and a means for lowering the input signal level of the phase-locked loop, and is configured to be able to obtain phase synchronization without causing synchronization even if the signal level in front of the variable attenuator changes. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2472879A JPS55117338A (en) | 1979-03-02 | 1979-03-02 | Phase synchronous circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2472879A JPS55117338A (en) | 1979-03-02 | 1979-03-02 | Phase synchronous circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55117338A JPS55117338A (en) | 1980-09-09 |
| JPS6247374B2 true JPS6247374B2 (en) | 1987-10-07 |
Family
ID=12146206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2472879A Granted JPS55117338A (en) | 1979-03-02 | 1979-03-02 | Phase synchronous circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55117338A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2560979B2 (en) * | 1993-06-23 | 1996-12-04 | 日本電気株式会社 | Clock synchronization circuit |
-
1979
- 1979-03-02 JP JP2472879A patent/JPS55117338A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55117338A (en) | 1980-09-09 |
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