JPS6249679B2 - - Google Patents
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- Publication number
- JPS6249679B2 JPS6249679B2 JP54016643A JP1664379A JPS6249679B2 JP S6249679 B2 JPS6249679 B2 JP S6249679B2 JP 54016643 A JP54016643 A JP 54016643A JP 1664379 A JP1664379 A JP 1664379A JP S6249679 B2 JPS6249679 B2 JP S6249679B2
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- JP
- Japan
- Prior art keywords
- address
- storage device
- rom
- addresses
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置と同一の半導体基板上に
構成された記憶装置に関するものである。
構成された記憶装置に関するものである。
最近１個のシリコンチツプ上に記憶装置を内蔵
したマイクロプロセツサーが出現し年々その記憶
容量は増加の一途をたどつている。そのため、占
有面積が少なく、読み出し速度が速く、さらに低
消費電力の記憶装置が必要とされている。
したマイクロプロセツサーが出現し年々その記憶
容量は増加の一途をたどつている。そのため、占
有面積が少なく、読み出し速度が速く、さらに低
消費電力の記憶装置が必要とされている。
このような要求に基き従来から用いられている
方式として情報処理装置と同一のチツプ上におか
れる記憶装置に予備充電が必要な同期式の記憶装
置を用いる方式がある。これは情報処理装置には
基準クロツクが有り、記憶装置用の同期クロツク
を発生させることが容易であり、かつ予備充電方
式の方が小さな回路規模で大容量の記憶装置を作
り易いからである。しかしながら記憶装置を多数
用いたり、各種の信号との同期、読み出し速度を
考慮すると同期信号が複雑になり、同期信号発生
回路も増大する。
方式として情報処理装置と同一のチツプ上におか
れる記憶装置に予備充電が必要な同期式の記憶装
置を用いる方式がある。これは情報処理装置には
基準クロツクが有り、記憶装置用の同期クロツク
を発生させることが容易であり、かつ予備充電方
式の方が小さな回路規模で大容量の記憶装置を作
り易いからである。しかしながら記憶装置を多数
用いたり、各種の信号との同期、読み出し速度を
考慮すると同期信号が複雑になり、同期信号発生
回路も増大する。
本発明の目的はこれらの点に鑑み読み出し速度
が速く低消費電力の記憶装置を特別な回路を必要
とせずに構成することである。
が速く低消費電力の記憶装置を特別な回路を必要
とせずに構成することである。
本発明による情報処理装置は、Ｎ個の番地を有
し予備充電が必要な記憶装置とＭ（Ｍ＞Ｎ）個の
番地を発生できるアドレス発生器とを有し、該ア
ドレス発生器が前記記憶装置に与えられている番
地以外の番地を発生している期間に前記記憶装置
を予備充電することを特徴とする。
し予備充電が必要な記憶装置とＭ（Ｍ＞Ｎ）個の
番地を発生できるアドレス発生器とを有し、該ア
ドレス発生器が前記記憶装置に与えられている番
地以外の番地を発生している期間に前記記憶装置
を予備充電することを特徴とする。
以下図面を参照しながら本発明の実施例の説明
を行う。
を行う。
第１図において１０は情報処理装置と同一チツ
プ上におかれマイクロプログラムを格納するリー
ドオンリーメモリ（以下ＲＭと略す）でありＮ
個（例えば1024個）のアドレスが与えられてい
る。２０はROM１０および他のメモリの番地指
定を行うプログラムカウンタ及びプログラムカウ
ンタの内容を必要に応じて退避するスタツクレジ
スタを含むランダムアクセスメモリ（以下RAM
と略す）である。RAM２０はｎビツトの出力情
報を有し２n個の番地を指定できるがこれはROM
１０が有する番地数Ｎよりも大きいとする（例え
ばｎ＝11で指定可能番地数は2048）。この余分に
指定出来る番地は使用しなくてもよいが、本実施
例ではアドレスバスバツフア４０を介して出力
し、外部においた増設記憶装置の番地として用い
ている。トランジスタＴ１１〜Ｔ１ｋ及びＴ２１
〜Ｔ２ｎはそれぞれROM１０、RAM２０の出力
線に接続され、クロツクφＰの期間、出力線を一
定の電位に予め充電する予備充電トランジスタで
ある。またQ1〜QnはRAM２０の出力線上の信号
をφＡで、R1〜ＲRはROM１０の出力線上の信号
φＢで保持するＤタイプフリツプである。３０は
フリツプフロツプQ1〜Qnの出力をROMの番地選
択信号に変換するアドレスデコーダ、５０は
ROM１０の出力を受け各種の演算処理、及びタ
イミング等の制御を行う制御装置である。
プ上におかれマイクロプログラムを格納するリー
ドオンリーメモリ（以下ＲＭと略す）でありＮ
個（例えば1024個）のアドレスが与えられてい
る。２０はROM１０および他のメモリの番地指
定を行うプログラムカウンタ及びプログラムカウ
ンタの内容を必要に応じて退避するスタツクレジ
スタを含むランダムアクセスメモリ（以下RAM
と略す）である。RAM２０はｎビツトの出力情
報を有し２n個の番地を指定できるがこれはROM
１０が有する番地数Ｎよりも大きいとする（例え
ばｎ＝11で指定可能番地数は2048）。この余分に
指定出来る番地は使用しなくてもよいが、本実施
例ではアドレスバスバツフア４０を介して出力
し、外部においた増設記憶装置の番地として用い
ている。トランジスタＴ１１〜Ｔ１ｋ及びＴ２１
〜Ｔ２ｎはそれぞれROM１０、RAM２０の出力
線に接続され、クロツクφＰの期間、出力線を一
定の電位に予め充電する予備充電トランジスタで
ある。またQ1〜QnはRAM２０の出力線上の信号
をφＡで、R1〜ＲRはROM１０の出力線上の信号
φＢで保持するＤタイプフリツプである。３０は
フリツプフロツプQ1〜Qnの出力をROMの番地選
択信号に変換するアドレスデコーダ、５０は
ROM１０の出力を受け各種の演算処理、及びタ
イミング等の制御を行う制御装置である。
第１図に示した各ブロツクの動作を第２図のタ
イミングチヤート、第３図のＲＭ１０の回路図
をもとに説明する。今、制御装置５０から新しい
マイクロプログラムのコードを読み出す指令が有
つた時、RAM２０の読み出しクロツクφＡと同
時に予備充電クロツクφＰが出力される。従つて
φＰの期間トランジスタＴ２１〜Ｔ２oが導通し
RAM２０の出力線はすべてハイレベル（ロジツ
ク“１”）に予備充電される。この結果RAM２０
内のプログラムカウンタの全出力は全て“１”、
すなわち、2048番地を出力することになる。しか
るに、ROM１０には０〜1024番地までしか与え
られていないので、2048番地を指すアドレスがア
ドレスデコーダ３０に入力されても、ROM１０
への選択信号b1〜ｂoは全く非選択状態となる。
従つて、このタイミングを利用して、同じ予備充
電クロツクφＰでＲＭ１０の出力線を予備充電
トランジスタＴ１１〜Ｔ１Rを介してハイレベル
に予備充電する。このとき第３図からも明らかな
ように、ＲＭ１０のメモリセルを構成するすべ
てのトランジスタは非導通状態であり、出力線a1
は予備充電クロツクφＰによつてtVレベルに予
備充電できる。
イミングチヤート、第３図のＲＭ１０の回路図
をもとに説明する。今、制御装置５０から新しい
マイクロプログラムのコードを読み出す指令が有
つた時、RAM２０の読み出しクロツクφＡと同
時に予備充電クロツクφＰが出力される。従つて
φＰの期間トランジスタＴ２１〜Ｔ２oが導通し
RAM２０の出力線はすべてハイレベル（ロジツ
ク“１”）に予備充電される。この結果RAM２０
内のプログラムカウンタの全出力は全て“１”、
すなわち、2048番地を出力することになる。しか
るに、ROM１０には０〜1024番地までしか与え
られていないので、2048番地を指すアドレスがア
ドレスデコーダ３０に入力されても、ROM１０
への選択信号b1〜ｂoは全く非選択状態となる。
従つて、このタイミングを利用して、同じ予備充
電クロツクφＰでＲＭ１０の出力線を予備充電
トランジスタＴ１１〜Ｔ１Rを介してハイレベル
に予備充電する。このとき第３図からも明らかな
ように、ＲＭ１０のメモリセルを構成するすべ
てのトランジスタは非導通状態であり、出力線a1
は予備充電クロツクφＰによつてtVレベルに予
備充電できる。
以上の説明からわかるように、本発明はプログ
ラムカウンタ（アドレス発生器）からROM１０
に与えられたアドレス以外のアドレスが出力され
た時、ROM１０に予備充電することによつて、
何ら複雑な回路を使わずにROM１０を正しく予
備充電できるという効果がある。
ラムカウンタ（アドレス発生器）からROM１０
に与えられたアドレス以外のアドレスが出力され
た時、ROM１０に予備充電することによつて、
何ら複雑な回路を使わずにROM１０を正しく予
備充電できるという効果がある。
一方、従来はROM１０に対する予備充電はこ
のROM１０をアクセスするサイクルの前に予備
充電サイクルを別に設け、このサイクルでROM
１０の予備充電トランジスタＴ１１〜Ｔ１Rをオ
フしなければならなかつた。しかも、この時
ROM１０へ入力される選択信号b1〜ｂoのレベル
が不確定なため、第３図のトランジスタのすべて
が必ずオフするという保証がないので、１つでも
トランジスタがオンするような信号がb1〜ｂoに
印加されていれば、出力線a1を正しく予備充電す
ることができない。従つて、従来は端子―Ｖにス
イツチングトランジスタを接続して、これを予備
充電中オフするようにしていた。しかるに本発明
によれば、アドレスデコーダ３０の出力b1〜ｂo
がすべて“０”となる期間にROM１０の予備充
電を行なつているので、その期間は信号b1〜ｂo
は必ず“０”に保証されるので、スイツチングト
ランジを不要とし予備充電回路を単純化できるわ
けである。
のROM１０をアクセスするサイクルの前に予備
充電サイクルを別に設け、このサイクルでROM
１０の予備充電トランジスタＴ１１〜Ｔ１Rをオ
フしなければならなかつた。しかも、この時
ROM１０へ入力される選択信号b1〜ｂoのレベル
が不確定なため、第３図のトランジスタのすべて
が必ずオフするという保証がないので、１つでも
トランジスタがオンするような信号がb1〜ｂoに
印加されていれば、出力線a1を正しく予備充電す
ることができない。従つて、従来は端子―Ｖにス
イツチングトランジスタを接続して、これを予備
充電中オフするようにしていた。しかるに本発明
によれば、アドレスデコーダ３０の出力b1〜ｂo
がすべて“０”となる期間にROM１０の予備充
電を行なつているので、その期間は信号b1〜ｂo
は必ず“０”に保証されるので、スイツチングト
ランジを不要とし予備充電回路を単純化できるわ
けである。
なお、プログラムカウンタからROM１０をア
クセスするアドレスがその後出力されると、番地
指定信号b1〜ｂoの１つがROM１０が有するＮ個
の番地の中の１つを指示するので、既に予備充電
が終了しているROM１０からは高速にランタが
出力される。
クセスするアドレスがその後出力されると、番地
指定信号b1〜ｂoの１つがROM１０が有するＮ個
の番地の中の１つを指示するので、既に予備充電
が終了しているROM１０からは高速にランタが
出力される。
上記の実施例の説明の如く、予備充電が必要な
記憶装置に対して、当該記憶装置に与えられてい
ない番地がアドレス発生器から出力された時に同
時に予備充電を行なうことによつて何ら特別の回
路を必要としない高速で低消費電力の記憶装置を
得ることができる。
記憶装置に対して、当該記憶装置に与えられてい
ない番地がアドレス発生器から出力された時に同
時に予備充電を行なうことによつて何ら特別の回
路を必要としない高速で低消費電力の記憶装置を
得ることができる。
また、上記の実施例では第１の記憶装置として
ROMを想定しているがこれがRAMであつても本
発明による効果は損われることはない。さらに第
２の記憶装置もプログラムカウンタである必要は
なく他の記憶装置の番地指定を行う機能を持つた
レジスタの集合であつてもよい。
ROMを想定しているがこれがRAMであつても本
発明による効果は損われることはない。さらに第
２の記憶装置もプログラムカウンタである必要は
なく他の記憶装置の番地指定を行う機能を持つた
レジスタの集合であつてもよい。
第１図は本発明の一実施例の構成を示すブロツ
ク図、第２図は第１図の実施例の動作を示すタイ
ミング図、第３図は第１図におけるブロツク１０
の代表的な回路図である。 １０…ＲＭ、２０…RAM、３０…デコー
ダ、４０…出力バツフア、５０…制御装置、Q1
〜Qn，R1〜Rn…Ｄタイプフリツプ、Ｔ１１〜Ｔ
１R，Ｔ２１〜Ｔ２ｎ…予充電トランジスタ。
ク図、第２図は第１図の実施例の動作を示すタイ
ミング図、第３図は第１図におけるブロツク１０
の代表的な回路図である。 １０…ＲＭ、２０…RAM、３０…デコー
ダ、４０…出力バツフア、５０…制御装置、Q1
〜Qn，R1〜Rn…Ｄタイプフリツプ、Ｔ１１〜Ｔ
１R，Ｔ２１〜Ｔ２ｎ…予充電トランジスタ。
Claims (1)
- １ Ｎ個の番地を有し予備充電が必要な記憶装置
とＭ（Ｍ＞Ｎ）個の番地を発生できるアドレス発
生器とを有し、前記アドレス発生器が前記記憶装
置に与えられている番地以外の番地を発生してい
る期間に前記記憶装置を予備充電することを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1664379A JPS55108984A (en) | 1979-02-14 | 1979-02-14 | Memorieed information read system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1664379A JPS55108984A (en) | 1979-02-14 | 1979-02-14 | Memorieed information read system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55108984A JPS55108984A (en) | 1980-08-21 |
| JPS6249679B2 true JPS6249679B2 (ja) | 1987-10-20 |
Family
ID=11922027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1664379A Granted JPS55108984A (en) | 1979-02-14 | 1979-02-14 | Memorieed information read system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55108984A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003093379A (ja) * | 2001-09-20 | 2003-04-02 | Ge Medical Systems Global Technology Co Llc | ガントリ支持構造体及びその装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815879B2 (ja) * | 1977-04-15 | 1983-03-28 | 日本電信電話株式会社 | メモリ読出し制御方式 |
| JPS5411648A (en) * | 1977-06-28 | 1979-01-27 | Fujitsu Ltd | Semiconductor memory unit |
-
1979
- 1979-02-14 JP JP1664379A patent/JPS55108984A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55108984A (en) | 1980-08-21 |
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