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JPS6252458B2 - - Google Patents
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JPS6252458B2 - - Google Patents

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JPS6252458B2
JPS6252458B2 JP58067155A JP6715583A JPS6252458B2 JP S6252458 B2 JPS6252458 B2 JP S6252458B2 JP 58067155 A JP58067155 A JP 58067155A JP 6715583 A JP6715583 A JP 6715583A JP S6252458 B2 JPS6252458 B2 JP S6252458B2
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JP
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silicon
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silicon oxide
thickness
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JP58067155A
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E Kooi
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Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01Manufacture or treatment
    • H10W10/011Manufacture or treatment of isolation regions comprising dielectric materials
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    • H10W10/0126Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
    • HELECTRICITY
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Landscapes

  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明はpn接合により珪素基板から分離され
回路素子を設けた島を有する珪素半導体本体を具
える集積半導体装置に関するものである。
本発明の目的は回路素子の実装密度を慣例の装
置の場合よりも著しく高くし得る集積半導体装置
の構体を提供せんとするにある。
本発明では埋設酸化珪素層図形を用いる。かか
る埋設酸化珪素層は特願昭42―63883号に記載さ
れているように珪素の局部酸化によつて得ること
ができる。
本発明集積半導体装置はエピタキシヤル珪素層
を設けた珪素基板本体と、pn接合によつて該基
板から分離されると共に前記エピタキシヤル珪素
層の一部分を有する多数の島と、前記エピタキシ
ヤル珪素層の酸化部分を有し前記島間の前記エピ
タキシヤル珪素層内に埋設された酸化珪素層図形
とを具え、前記島を分離する接合は前記埋設酸化
層図形で終端させ、ほかに抵抗を有する少くとも
1個の島を設け、該抵抗は、該島の表面に隣接し
て接触する領域を有し、該接触領域はその周縁の
少くとも一部分に沿つて前記埋設酸化珪素層図形
によつて横方向に囲まれるようにしたことを特徴
とする。
酸化珪素層図形はその厚さ全体にわたつてエピ
タキシヤル珪素層内に埋設するのが好適であり、
この目的のために本発明の実施に当つては、耐酸
化マスクをエツチングマスクとして使用して珪素
層の厚さの一部を酸化処理前にエツチングにより
局部的に除去するか、または酸化処理の中断中に
既に形成された酸化珪素層の厚さの少なくとも一
部を除去する。
島の横方向分離とトランジスタのベースおよび
コレクタ接点領域との間の離間隔がないため、お
よび装置の製造中これら距離の公差を考慮する必
要があるためスペースを著しく節約することがで
きる。かかるスペースの節約は島間に拡散分離領
域を有する慣例の装置に対し約40%とすることが
できる。珪素を局部酸化して高品質の酸化珪素層
を得ることができるという事実から装置の能動
pn接合を酸化珪素層図形で終端させることがで
きる。
次に本発明を図面につき説明する。
まず、本発明の原理による半導体装置の製造手
段を第3図および第4図につき説明する。この半
導体装置は珪素の半導体本体1をもつて構成し、
これに半導体回路素子、すなわちエミツタ領域
2、ベース領域3およびコレクタ領域4よりなる
トランジスタを設ける。このトランジスタ2,
3,4を設けるに当つては、ほぼ平坦な酸化珪素
層を珪素本体1に隣接させて酸化珪素の図形化層
5の形態で設け、しかる後図形によつて蔽われて
いない表面部分に例えば拡散領域および接点を設
ける等の半導体技術で従来使用されている処理を
施してトランジスタを形成する。図形5を珪素本
体1の表面に酸化処理によつて形成し、この酸化
処理の間に珪素本体の表面6をマスク層7により
局部的に耐酸化マスクして珪化珪素の図形5をほ
ぼ厚さ全体にわたつて珪素本体1内に埋設する
(第1図および第2図参照)。
出発材料としては、支持体8上に設けた珪素層
よりなる珪素本体1を使用する。酸化珪素の図形
5を形成する間に酸化処理を図形5が珪素層1の
厚さ全体に延在するまで継続し、かくして珪素層
1を図形5により相互に分離された複数個の部分
すなわち島9〜17に分割する。
上記珪素層1は一導電型のエピタキシヤル層と
して反対導電型の半導体物質の支持体8上に設け
る。
支持体8は、例えば約0.2Ω−cmの固有抵抗お
よび約250μmの厚さを有するp型珪素結晶で構
成する。支持体8のその他の大きさは適当に選定
して形成すべきエピタキシヤル層1の互に絶縁さ
れた所望数の部分が充分に得られるようにする。
図面を簡単とするために、第3図および第4図
においては、エピタキシヤル層1のうちの1個の
絶縁部分すなわち島9のみを完全に構成する半導
体装置の一部分を図示する。また第3図に示す絶
縁層20は第4図ではわかり易くするために省略
した。これがため第4図ではこの絶縁層20にあ
けた孔を破線で示した。
n型エピタキシヤル珪素層1をp型支持体8上
に設ける。この珪素層1は、例えば厚さ約2μ、
固有抵抗約2Ω−cmのものとする。第1図に示す
ように、半導体業界で普通に使用されている方法
で半導体材料を支持体8上に堆積させることによ
りエピタキシヤル層1を得ることができる。支持
体8としてその固有抵抗がエピタキシヤル層1の
固有抵抗に比較して低いものを選択し、形成すべ
き図形化層5の直下の支持体中に導電チヤンネル
が形成されるのを防止し得るようにするのが好適
である。この導電チヤンネルは、これが形成され
ると、図形化層5により互に分離されたエピタキ
シヤル層1の各部分を相互に連結するようにな
る。
エピタキシヤル層1には耐酸化マスクとして作
用するマスク層7を設ける。本例においてはこの
マスク層7を窒化珪素によつて形成するが、これ
を例えば酸化珪素および窒化珪素の二重層によつ
て形成することもできる。窒化珪素層7は、慣例
のように、例えば珪素本体1,8をSiH4および
NH3のガス混合物中で約1000℃の温度に加熱する
ことにより設けることができ、その厚さを約20μ
mとする。この厚さは形成すべき図形化層5の厚
さより著しく薄い。
写真平版法によつて窒化珪素層7の一部を第1
図に示すように除去して図形5を形成し得るよう
にする。
厚さのほぼ全体にわたつて珪素層1中に埋設さ
れる図形5を得るためには、図形5を形成する酸
化処理を開始する前に、耐酸化マスク層7をエツ
チングマスクとして使用して珪素層1を、その厚
さの約半分までエツチングすることにより局部的
に除去する。かくして条溝21を形成する。上記
のエツチングは任意の慣例の方法で実施すること
ができる。
本例では水蒸気を約1気圧の圧力、約1000℃の
温度で導入することにより珪素層1を酸化して図
形5を得る。この場合酸化処理は、形成された図
形5が少なくとも基体8に到達するまで継続する
(第2図参照)。
エピタキシヤル層1は、その中にほぼその厚さ
全体にわたつて埋設された図形5により相互に絶
縁かつ相互に分離された部分9〜17に簡単かつ有
効な方法で分割するので、かくして得る構体部分
をプレーナ法により処理することができかつその
図形5は良質の酸化珪素で構成されるようにな
る。
酸化処理は中断することができ、かつこの中断
中に耐酸化マスク層7をエツチングマスクとして
使用して既に形成された酸化珪素層の少なくとも
その厚さの一部をエツチングにより除去すること
ができる。この場合には酸化処理に先立つエツチ
ング処理は必要でない。
あるいはまた、エツチング処理を全く使用しな
いようにすることも可能である。しかし、この場
合には、エピタキシヤル層1の表面上に突出した
図形5が得られるが、これはかならずしも欠点で
はない。ある場合には、エピタキシヤル層1上に
突出する図形5の部分を後でエツチング処理によ
り除去することもでき、この際耐酸化マスク層7
をエツチングマスクとして使用する。このように
して、図形5をエピタキシヤル層の表面より僅か
に上に突出させるか、または該表面より僅かに下
に引下げるかすることが可能である。
エピタキシヤル層の被絶縁部分すなわち島9〜
17を、n型層1およびp型支持体8間のp―n
接合により支持体8から絶縁する。
良質の酸化物よりなる図形5を得ると共に図形
5の厚さのほぼ全体をエピタキシヤル層1内に埋
設するので、回路素子を被絶縁物部分に極めて有
効に設けることができ、被絶縁部分の表面に隣接
しかつ少なくともその周縁の一部に沿つて図形に
隣接する回路素子の領域を被絶縁部分に設ける。
かようにすることにより極めて重要なスペースの
節約をはかることができる。
例えば、第3図および第4図において、トラン
ジスタ2,3,4のベース領域3はその周縁の大
部分に沿つて図形5に隣接する。
ベース領域3は慣例の方法で不純物拡散により
設けることができる。この場合窒化珪素層7を拡
散マスクとして使用することができる。しかし、
この場合には、第3図に示すようにまず窒化物層
7を除去し、その代りに拡散マスクとして普通使
用される酸化珪素層20を用いる。例えばホウ素
の拡散により得られるp型ベース領域3は約0.6
μmの厚さを有し、被絶縁部分9の表面23に隣
接させる。
次いで厚さ約0.3μmのn型エミツタ領域2を
例えば燐の拡散によりベース領域3中に設ける。
このエミツタ領域2は被絶縁部分9の表面23に
隣接する。
トランジスタ2,3,4のコレクタ領域を被絶
縁部分9の部分4により構成する。この部分4は
ベース領域3に隣接させる。
ベース領域3とコレクタ領域4との間のp―n
接合の縦方向部分24は小さく、従つてベース領
域3とコレクタ領域4との間の容量も小さくな
る。
コレクタ領域4に接点領域25を設ける。接点
領域25は被絶縁部分9の表面23に隣接させ
る。この接点領域25はコレクタ領域4と同一の
導電型を有し、しかもそれより高い不純物添加濃
度を有する。接点領域25は図形5にその周縁の
大部分に沿つて隣接し、この結果さらに重要なス
ペースの節約を得ることができる。接点領域25
を燐の拡散によりエミツタ領域2と同時に設ける
ことができる。
酸化珪素層20に孔26,27および28を設
けて領域2,3および25に接点を形成し得るよ
うにする。これら接点(簡明のために図示せず)
を任意の慣例の方法で設け、これを金属層の形態
で絶縁層10および図形5へ延在させることがで
きる。
所要に応じてコレクタ領域4と同一の導電型で
かつこれより高い不純物添加濃度を有する埋設層
を普通の方法で設けることができる。このような
埋設層30を第3図に破線で示す。
第4図に平面図で示す被絶縁部分9および領域
2,3および25の大きさは本発明による手段に
臨界的なものではなく、通常の手段でトランジス
タの所望特性を考慮して選定することができる。
しかしエピタキシヤル珪素層1は2.5〜3μm
より厚くしないのが好適である。実際上、図形5
は珪素層1とほぼ同じ厚さとする必要があるが
2.5〜3μm以上の厚さの良質な図形5を妥当な
酸化時間で設けるのは困難である。
本発明によればエピタキシヤル層の絶縁部分に
はトランジスタの外に、他の回路素子、例えばダ
イオード、抵抗およびコンデンサを設けることが
できる。例えば第5図においてエピタキシヤル層
1の被絶縁部分40に2個の接続接点42および
43を設け、該部分40を抵抗として使用するこ
とができる。
拡散領域よりなる抵抗を必要とする場合がしば
しばある。このような最小のスペースを占める抵
抗を第6図に断面図で示す。エピタキシヤル珪素
層1の被絶縁部分50において、抵抗領域51は
その周縁全体にわたつて図形5に隣接する表面領
域の形態で設けることができる。この結果、被絶
縁領域50に設けた抵抗領域51は最小のスペー
スを占めるようになる。この抵抗領域51に2個
の接続接点52および53を設ける。抵抗領域5
1は普通の方法で不純物の拡散により得ることが
でき、これは被絶縁部分と反対導電型を有するか
または被絶縁部分50と同一導電型でこれより高
い不純物添加濃度のものとする。
あるいはまた、例えばエピタキシヤル層1の被
絶縁部分にそれぞれ拡散表面領域よりなる2個の
抵抗を設け、これら表面領域は相互に一定距離離
間して並置し、その周縁の一部に沿つて図形5に
隣接させることができる。
従つて上述した手段は、エピタキシヤル層1の
厚さ全体に延在する酸化珪素の図形5を簡単かつ
有効に得ることができるだけでなく、さらに良質
の酸化珪素の図形5を得、この図形5が珪素層1
と共にほぼ平坦な表面を有するので図形5に隣接
する回路素子の領域を慣例のプレーナ法によつて
設けることができる。この結果著しいスペース節
約が得られ、回路素子の大きな実装密度および低
い絶縁および配線容量を可能とする。
本発明は上述した例に限定されるものではな
く、本発明の範囲内で種々の変更を加え得ること
明らかである。例えば上述した半導体装置の部分
すべての導電型を同時にp導電型からn導電型に
およびこの逆に変換することができる。
多数の回路素子を設ける場合、これら回路素子
は慣例の方法で、絶縁層20および図形5上に設
けた導電性細条によつて相互接続することができ
る。絶縁層20を酸化珪素以外の絶縁物質、例え
ば窒化珪素で構成することができる。回路素子の
領域を拡散の代りに例えばイオン注入により設け
ることができる。さらに第3図および第4図に示
すエミツタ区域2をその周縁の一部に沿つて図形
5に隣接させることもできる。また、図形5に隣
接する接点領域に対応する絶縁層20の孔、例え
ば区域3および25に対応する孔27および28
を図形5に隣接させることができ、このことによ
りさらにスペースの節約を達成することができ
る。加うるに、反対導電型の基板上に設けた一導
電型のエピタキシヤル珪素層に反対導電型の区域
を設け、しかる後酸化珪素の図形を設けることが
できる。エピタキシヤル層を例えば一導電型の第
1の部分層を支持体上に設け次いで反対導電型の
第2の部分層を第1部分層の上に設けてなる二重
層で構成することもできる。
【図面の簡単な説明】
第1図および第2図は第3図および第4図に示
す本発明の原理による集積半導体装置の製造工程
を示す断面図、第3図は第4図の―線上の断
面図、第4図は本発明集積半導体装置の平面図、
第5図および第6図はそれぞれ第3図と同様の本
発明による集積半導体装置の1実施例を示す断面
図である。 1……エピタキシヤル珪素層(半導体本体)、
2……エミツタ、3……ベース、4……コレク
タ、5……図形、6……半導体本体表面、7……
マスク層、8……支持体、9〜17,40,50
……島(絶縁部分)、20……酸化珪素層、21
……条溝、23……表面(島)、25……接点領
域、26,27,28……孔、42,43,5
2,53……接続接点、51……抵抗領域。

Claims (1)

    【特許請求の範囲】
  1. 1 エピタキシヤル珪素層を設けた珪素基板本体
    と、pn接合によつて該基板から分離されると共
    に前記エピタキシヤル珪素層の一部分を有する多
    数の島と、前記エピタキシヤル珪素層の酸化部分
    を有し前記島間の前記エピタキシヤル珪素層内に
    埋設された酸化珪素層図形とを具え、前記島を分
    離する接合は前記埋設酸化層図形で終端させ、ほ
    かに抵抗を有する少くとも1個の島を設け、該抵
    抗は、該島の表面に隣接して接触する領域を有
    し、該接触領域はその周縁の少くとも一部分に沿
    つて前記埋設酸化珪素層図形によつて横方向に囲
    まれるようにしたことを特徴とする集積半導体装
    置。
JP58067155A 1970-02-19 1983-04-18 集積半導体装置 Granted JPS58212148A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL7002384.A NL159817B (nl) 1966-10-05 1970-02-19 Werkwijze ter vervaardiging van een halfgeleiderinrichting.
NL7002384 1970-02-19

Publications (2)

Publication Number Publication Date
JPS58212148A JPS58212148A (ja) 1983-12-09
JPS6252458B2 true JPS6252458B2 (ja) 1987-11-05

Family

ID=19809379

Family Applications (3)

Application Number Title Priority Date Filing Date
JP50141238A Pending JPS5176087A (ja) 1970-02-19 1975-11-27
JP13535380A Granted JPS56153748A (en) 1970-02-19 1980-09-30 Integrated semiconductor device
JP58067155A Granted JPS58212148A (ja) 1970-02-19 1983-04-18 集積半導体装置

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Application Number Title Priority Date Filing Date
JP50141238A Pending JPS5176087A (ja) 1970-02-19 1975-11-27
JP13535380A Granted JPS56153748A (en) 1970-02-19 1980-09-30 Integrated semiconductor device

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JP (3) JPS5176087A (ja)
BE (1) BE763112R (ja)
BR (1) BR7101089D0 (ja)
CA (1) CA920281A (ja)
ES (1) ES388379A2 (ja)
IT (1) IT976361B (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3386865A (en) * 1965-05-10 1968-06-04 Ibm Process of making planar semiconductor devices isolated by encapsulating oxide filled channels

Also Published As

Publication number Publication date
CA920281A (en) 1973-01-30
BE763112R (fr) 1971-08-17
ES388379A2 (es) 1973-06-01
BR7101089D0 (pt) 1973-02-27
JPS58212148A (ja) 1983-12-09
JPS5176087A (ja) 1976-07-01
JPS56153748A (en) 1981-11-27
JPS5723419B2 (ja) 1982-05-18
IT976361B (it) 1974-08-20

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